断言相关问题

新嘴小王安子 · 发表于 2020-10-27 20:20:38

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写了一个很简单的断言，就是判断一下四个信号同时为0的情况，途中的clk_in和clk是同一个信号，但是log上显示只check了12次，实际上的clk是远大于12次的。
第二张图中result是四个信号或的结果。
请问，P1的这个断言应该在每个时钟的上升沿就check一下吗？为什么我从波形上看只有在成功或者失败的起始会打印log，如果连续的失败或者成功就不报log了

图片.png

新嘴小王安子 · 发表于 2020-10-27 20:21:45

第一张图是断言，图2是断言判断的几个波形，图3是仿真的log

zhuyi1234567899 · 发表于 2020-10-28 09:04:24

猜测是P1有问题，可以把时钟去掉

新嘴小王安子 · 发表于 2020-10-28 09:33:17

新嘴小王安子发表于 2020-10-27 20:21
第一张图是断言，图2是断言判断的几个波形，图3是仿真的log

用的是ncsim的仿真工具

新嘴小王安子 · 发表于 2020-10-28 09:36:17

zhuyi1234567899 发表于 2020-10-28 09:04
猜测是P1有问题，可以把时钟去掉

试过了，换了别的时钟也是一样的

A1985 · 发表于 2020-10-28 11:28:40

tool的优化吧，会显示一条failed，不然每个时钟都打印，性能降低太多。tool又开启的选项，咨询fae。

mikyli · 发表于 2020-10-29 12:11:50

-abvevalnochange
This is a compile time option that turns off the optimization for single cycle assertions. By
default, such assertion evaluations are ignored if the assertion state remains same as in the
previous clock cycle.

阿莹的三石 · 发表于 2020-10-30 07:12:48

新嘴小王安子发表于 2020-10-28 09:36
试过了，换了别的时钟也是一样的

property已经使用了时钟，assert里面直接使用p1，不需要再等时钟上升沿

新嘴小王安子 · 发表于 2020-10-30 09:40:46

阿莹的三石发表于 2020-10-30 07:12
property已经使用了时钟，assert里面直接使用p1，不需要再等时钟上升沿

好的，谢谢，可能就是被优化了，只在断言成功或者失败的第一次打印

A1985 · 发表于 2020-10-30 15:18:09

新嘴小王安子发表于 2020-10-30 09:40
好的，谢谢，可能就是被优化了，只在断言成功或者失败的第一次打印

-abvevalnochange

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