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[求助] bottom up流程

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发表于 2020-10-21 11:28:27 | 显示全部楼层 |阅读模式
5资产
各位前辈,能否指点一下bottom up的流程?我现在按照教程把项目做了一遍,我这个项目中时钟比较复杂,结果小module经过charactezite后导出的脚本中,inputdelay是针对投票中的clock port的,delay时间还很大,前辈们能不能指点一下在bottomup中时钟的处理方式?
万分感谢

发表于 2020-10-21 14:59:55 | 显示全部楼层
没看懂楼主的表述,“投票中的clock port”是什么意思?
 楼主| 发表于 2020-10-21 17:02:27 | 显示全部楼层


angellabbb 发表于 2020-10-21 14:59
没看懂楼主的表述,“投票中的clock port”是什么意思?


TOP中的clock port
发表于 2020-10-22 18:36:03 | 显示全部楼层
你说的delay很大是在block中很大还是top上很大?是不是timing出现vio了,如果是这样,那是top到block的还是block内部的?或者可以贴个图看看?
 楼主| 发表于 2020-10-23 10:38:56 | 显示全部楼层


五角大楼 发表于 2020-10-22 18:36
你说的delay很大是在block中很大还是top上很大?是不是timing出现vio了,如果是这样,那是top到block的还是 ...


确实有vio,是需要解决了vio才能得到正确的block的脚本吗?我的clock周期6ns,但block的inputdelay导出来是55ns左右。

 楼主| 发表于 2020-10-23 10:47:29 | 显示全部楼层


五角大楼 发表于 2020-10-22 18:36
你说的delay很大是在block中很大还是top上很大?是不是timing出现vio了,如果是这样,那是top到block的还是 ...


刚刚接触这方面的东西,可能有些描述不清楚,希望耐心解答

我还想问一下,bottom-up流程需要给后端提供什么文件,subdesign的sdc需要提供吗?
发表于 2020-10-24 21:42:36 | 显示全部楼层
55ns肯定是不合理的,你看下block写出来的timing table是不是正确,如果你走bottom-up流程的话block的sdc是需要的
发表于 2020-10-25 10:57:24 | 显示全部楼层


weena 发表于 2020-10-21 17:02
TOP中的clock port


是不是block的clock tree latency做的比较长的原因?
你抽lib的时候把clock path设置成ideal debug一下
发表于 2020-10-27 11:13:23 | 显示全部楼层


angellabbb 发表于 2020-10-25 10:57
是不是block的clock tree latency做的比较长的原因?
你抽lib的时候把clock path设置成ideal debug一下
...


这个clock path不影响时序,只会CTS计算delay的会用到,如果设成ideal的,是不是TOP的CTS 需要设置block的floating pin了,否则tree不平啊

 楼主| 发表于 2020-10-27 14:11:28 | 显示全部楼层


五角大楼 发表于 2020-10-24 21:42
55ns肯定是不合理的,你看下block写出来的timing table是不是正确,如果你走bottom-up流程的话block的sdc是 ...


bottom up流程是不是提供给后端subdesign的verilog和sdc就可以了?抽取lib用在哪里呢?
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