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ZHZIC 发表于 2020-10-18 02:33 这个具体怎么加呢?谢谢
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thjan65 发表于 2020-10-18 21:18 always @(negedge SCLK) clk_en1
jake 发表于 2020-10-18 23:35 ICG 可以直接 instantiate. #10 楼加个 negedge flop 锁存一下也是可以的。 如果库里没有 ICG,加个 neg ...
ZHZIC 发表于 2020-10-20 06:35 库里有ICG,但是我compile_ultra -clock_gate的时候,综合出来的是一个锁存器加一个或门 ...
jake 发表于 2020-10-20 23:11 这种设计中直接指定的 ICG 需要在 RTL 里例化,再加上 dont_touch,这样综合软件就不用去 infer 了。
ZHZIC 发表于 2020-10-21 06:24 是需要把数字库里的verilog文件里的那个ICG的module在自己写的代码里例化吗? 这样进行前仿的时候也需要 ...
jake 发表于 2020-10-21 21:39 是的,在自己的 Verilog 里例化库文件的 ICG 是的,仿真要加库 Verilog, 加 -v 比较一下两个 ICG,选 CLK ...
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