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楼主: ZHZIC

[求助] 用VCS仿真时,always列表里的信号明明没有变化,always块里面的信号却变了

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发表于 2020-10-18 23:35:12 | 显示全部楼层


ZHZIC 发表于 2020-10-18 02:33
这个具体怎么加呢?谢谢


ICG 可以直接 instantiate.  #10 楼加个 negedge flop 锁存一下也是可以的。 如果库里没有 ICG,加个 negedge flop 是最好的办法。



 楼主| 发表于 2020-10-20 20:33:59 | 显示全部楼层


thjan65 发表于 2020-10-18 21:18
always @(negedge SCLK)
clk_en1


谢谢啦
 楼主| 发表于 2020-10-20 20:35:24 | 显示全部楼层


jake 发表于 2020-10-18 23:35
ICG 可以直接 instantiate.  #10 楼加个 negedge flop 锁存一下也是可以的。 如果库里没有 ICG,加个 neg ...


库里有ICG,但是我compile_ultra -clock_gate的时候,综合出来的是一个锁存器加一个或门
发表于 2020-10-20 23:11:18 | 显示全部楼层


ZHZIC 发表于 2020-10-20 06:35
库里有ICG,但是我compile_ultra -clock_gate的时候,综合出来的是一个锁存器加一个或门
...


这种设计中直接指定的 ICG 需要在 RTL 里例化,再加上 dont_touch,这样综合软件就不用去 infer 了。




 楼主| 发表于 2020-10-21 20:24:00 | 显示全部楼层


jake 发表于 2020-10-20 23:11
这种设计中直接指定的 ICG 需要在 RTL 里例化,再加上 dont_touch,这样综合软件就不用去 infer 了。


是需要把数字库里的verilog文件里的那个ICG的module在自己写的代码里例化吗?
这样进行前仿的时候也需要把数字库里verilog文件吃进去吧,前面加一个-v
有一个(CKLNQ)Positive-edge gated clock和一个(CKLHQ)negative-edge gated clock,不知道怎么选
综合的时候,dont_touch这个module的四个端口吗?
谢谢大佬


发表于 2020-10-21 21:39:53 | 显示全部楼层


ZHZIC 发表于 2020-10-21 06:24
是需要把数字库里的verilog文件里的那个ICG的module在自己写的代码里例化吗?
这样进行前仿的时候也需要 ...


是的,在自己的 Verilog 里例化库文件的 ICG
是的,仿真要加库 Verilog, 加 -v
比较一下两个 ICG,选 CLK 低电平让ICG EN 通过,CLK 高电平锁住 EN
综合时 dont_touch 这个 ICG instance

 楼主| 发表于 2020-10-21 22:09:51 | 显示全部楼层


jake 发表于 2020-10-21 21:39
是的,在自己的 Verilog 里例化库文件的 ICG
是的,仿真要加库 Verilog, 加 -v
比较一下两个 ICG,选 CLK  ...


这个ICG选ICG有什么说法吗?
是按照时钟的上升沿有效还是下降沿有效来选吗?
还是按照与逻辑产生门控时钟还是或逻辑产生门控时钟
非常感谢!!
 楼主| 发表于 2020-10-21 22:17:57 | 显示全部楼层


jake 发表于 2020-10-21 21:39
是的,在自己的 Verilog 里例化库文件的 ICG
是的,仿真要加库 Verilog, 加 -v
比较一下两个 ICG,选 CLK  ...


我现在改成了或逻辑,下降沿有效
 楼主| 发表于 2020-10-22 00:34:34 | 显示全部楼层
我看了一下SMIC55和TSMC180两个数字库各自的两个ICG的真值表,使能信号都是1,分上升沿取值还是下降沿取值
发表于 2020-10-25 21:55:40 | 显示全部楼层
very good
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