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查看: 2003|回复: 6

[求助] 综合时clk经过pad后需不需要重新create_generate_clock?

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发表于 2020-10-13 15:36:37 | 显示全部楼层 |阅读模式

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请问综合时clk经过pad后需不需要重新create_generate_clock?我有一个设计,clk经过pad之后延时非常大,这没办法修复,但是在pad的输出端口create_generate_clock后可以解决这个问题,不知道这样做对不对?
微信图片_20201013153608.png
发表于 2021-3-18 21:42:03 来自手机 | 显示全部楼层
楼主最后发现是什么问题
发表于 2021-3-25 20:22:25 | 显示全部楼层
如果PAD仅仅是common path,我的理解是可以的。
发表于 2021-4-29 11:22:39 | 显示全部楼层
楼主是想check 类似SPI/I2C之类的外输时钟/数据的协议接口?
那是需要在芯片管脚处定义时钟,并以此时钟来约束管脚timing的

基本上所有的协议都是以管脚上看到的时钟/数据相位做约束的
按照协议要求对一下
 楼主| 发表于 2022-5-16 20:51:00 | 显示全部楼层


andywang3791 发表于 2021-3-18 21:42
楼主最后发现是什么问题


最后是通过在pad的out端口create_generated_clock,并将这个生成的clk作为内部逻辑的时钟,以这个时钟为约束来查看时序。
个人愚见:对于内部逻辑来讲,pad 的out端口的clk才是时钟起始点,所以把pad上的clk延迟也加进来是不合理的,不知道理解的对不对
 楼主| 发表于 2022-5-16 20:52:04 | 显示全部楼层


SimonZhamg 发表于 2021-3-25 20:22
如果PAD仅仅是common path,我的理解是可以的。


谢谢回复!
确实是common path,最后这样做解决了问题。
 楼主| 发表于 2022-5-16 20:52:52 | 显示全部楼层


maoqiu 发表于 2021-4-29 11:22
楼主是想check 类似SPI/I2C之类的外输时钟/数据的协议接口?
那是需要在芯片管脚处定义时钟,并以此时钟来 ...


好的,谢谢回复!
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