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查看: 3375|回复: 7

[求助] 反馈电路没有初值,仿真出现x态,咱们办?

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发表于 2020-10-1 22:43:27 | 显示全部楼层 |阅读模式
20资产
如题,使用cadence IC617,通过原理图输入的方式设计的数字电路的电路图,使用NC-verilog仿真时,出现不定态x值,经过分析,可能是由于两个模块之间有反馈信号,而且没有复位的原因。但是,同一电路使用ADE仿真的时候,就不会出现x态,结果很正常。所以想请教:

1. x态是由于反馈没有初值的原因出现的吗?如果是,为什么ADE仿真就不会出现不定态呢?如果不是,还要从哪些可能的方面去分析呢?

2. 如何解决NC-verilog的不定态的问题?


谢谢大家,祝大家中秋幸福,国庆快乐。

发表于 2020-10-2 08:36:14 | 显示全部楼层
数字电路需要reset信号
 楼主| 发表于 2020-10-2 22:48:08 | 显示全部楼层


jiaoda 发表于 2020-10-2 08:36
数字电路需要reset信号


那为什么使用ADE仿真的时候,就是正常的呀?
发表于 2020-10-3 20:04:07 | 显示全部楼层
学习学习,谢谢啦
发表于 2020-10-16 19:31:02 | 显示全部楼层
register可以设置初值。VCS是 +initreg+0,ncverilog也差不多,查一下吧
发表于 2021-11-19 14:49:57 | 显示全部楼层
请问cadence中给数字电路赋初值的方法找到了吗?如果可以的话,请分享一下,谢谢!

发表于 2021-11-22 17:25:31 | 显示全部楼层


tulipyjx 发表于 2021-11-19 14:49
请问cadence中给数字电路赋初值的方法找到了吗?如果可以的话,请分享一下,谢谢!

...


xrun: image.png

发表于 2021-11-24 08:30:08 | 显示全部楼层


太感谢了!

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