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发表于 2020-9-18 10:30:01
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工作职责:
1. 常见内存块的电路设计,如Xdec、Ydec、HV电路、电荷泵、电平移位器、灵敏放大
器
2. 全芯片级电路图集成
3. 使用数字(基于Verilog)和/或类spice模拟器(Finesim, XA)为模块级和全芯片级定
义和实现验证环境
4. 在Verilog或类似spice的环境中执行版图参数提取后的netlist级模拟
5. 支持为模块级和全芯片级仿真生成各种测试向量
6. 理解I/O时序定义,并对时序参数进行鲁棒性验证
7. 对工艺角进行模拟,提出解决方案,降低灵敏度,提高性能
8. 在原型设计阶段支持芯片调试
9. 参与修订更改版本控制和流片
任职资格
1. 必须有内存产品的经验,非易失性的更好
2. 熟悉或了解常见的模拟块,如带隙、比较器、基准电流、稳压器等
3. eda工具,包括Cadence和/或Mentor graphics design框架、Linux/Unix平台
4. 了解Verilog/System Verilog语言
5. 熟练使用芯片级Spice类仿真器,如Finesim、Hsim、XA等
6. 熟悉脚本语言优先(Tcl, Perl, Phyton)
7. 主动性、创新性、良好的沟通能力和团队合作精神;有良好的解决问题的能力 |
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