design compiler相关问题

羽蛇神 · 发表于 2020-9-15 22:39:38

您需要登录才可以下载或查看，没有账号？注册

x

描述：对于多个verilog文件，analyze命令要怎么读入这些.v文件？还是说只用读入顶层文件？此外，对于有的.v文件include了其他头文件，要怎么告诉DC呢？

在此谢过各位前辈了。

puxiancheng · 发表于 2020-9-16 09:06:24

比较简单的是-vcs “-f filelist”。filelist里面可以包含.v，include等。

williamliwei · 发表于 2020-9-16 10:06:50

读整个filelist啊

zhang113 · 发表于 2020-9-17 16:06:41

需要全部读入，DC会自动解读include 关系

桅杆 · 发表于 2020-9-17 16:31:54

read_file -top 顶层模块名 -autoread -recursive 文件夹、路径

IC小魔女 · 发表于 2020-10-16 14:53:31

谢谢分享，解决了我的问题。

wgej1987 · 发表于 2020-10-21 19:59:39

2楼的答案 analyze -vcs "-f xxx.f"

jyyuan · 发表于 2024-2-25 11:06:15

zhang113 发表于 2020-9-17 16:06
需要全部读入，DC会自动解读include 关系

想问一下怎么全部读入啊，全选的话，图形界面还是只有第一个

[求助] design compiler相关问题