VCS后仿真Warning处理

dy19870425 · 发表于 2020-9-5 22:26:57

用VCS进行时序后仿真，出现以下Warning，请问各位大佬该如何处理啊？ PS：在vcs编译的时候加了 +neg_tchk -negdelay选项

zhuyi1234567899 · 发表于 2020-9-8 14:18:20

编译+warn+noSDFCOM_NTCDTL，如果这个有误看下user guide的用法

dy19870425 · 发表于 2020-9-8 16:16:24

本帖最后由 dy19870425 于 2020-9-8 16:25 编辑

zhuyi1234567899 发表于 2020-9-8 14:18
编译+warn+noSDFCOM_NTCDTL，如果这个有误看下user guide的用法

好的，谢谢回复！！！最后看了哈，这个Warning可以忽略，不影响仿真的结果。

wlmwxm · 发表于 2020-9-8 18:35:04

这种问题，应该加vcs negdly选项的，不加的话仿真不会允许hold为负，会自动将hold 负值都设为0；如果你时序紧的话，会报error，实际设计是OK的，徒增加debug工作量；

dy19870425 · 发表于 2020-9-8 21:08:28

wlmwxm 发表于 2020-9-8 18:35
这种问题，应该加vcs negdly选项的，不加的话仿真不会允许hold为负，会自动将hold 负值都设为0；如果你时序 ...

加了，都加了。不是你说的那个原因。

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