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楼主: 刘宇512

[原创] deep-Nwell和NBL

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发表于 2020-9-18 16:00:29 | 显示全部楼层


843071455 发表于 2020-9-18 15:39
没有太明白你的意思?你是说nbl和dnw不能共存?我做过很多的工艺,器件是可以同时做nbl和dnw的。 ...


哦哦,那就是我经验少,对工艺这方面了解的还是少了,有点片面了,方便说下什么工艺吗?我去找找资料学习学习
发表于 2020-10-10 18:00:21 | 显示全部楼层
在P型衬底上,先生长一层N+(NBL),然后外延生产一层N型硅单晶层(外延层),因此N型外延层把N+埋在下面,晶体管是制作在外延层上的。
埋层的作用:减小衬底漏电流
外延层,减小衬底电阻,降低LU风险
埋层的掺杂浓度>外延层的掺杂浓度
BCD350GE隔离型器件,通过DNW给NBL电位
发表于 2020-10-10 18:02:53 | 显示全部楼层
可以去看一下BCD350GE工艺的device information,里面N型隔离期间的刨面图很清晰
发表于 2021-3-9 09:08:17 | 显示全部楼层


AIIR 发表于 2020-10-10 18:00
在P型衬底上,先生长一层N+(NBL),然后外延生产一层N型硅单晶层(外延层),因此N型外延层把N+埋在下面,晶 ...


你好,请问nbl具体是怎么实现减小漏电流的?
发表于 2021-3-15 14:55:51 | 显示全部楼层


普朗克u 发表于 2020-9-18 14:26
个人理解,作用类似,但实现方式不同,nbl类似于你房子的底,dnw类似于你房子的墙和底,两者不共存。可以去 ...


NBL不是通过DNW给电位吗。。我做的NBL的隔离管都是NBL带DNW或者单DNW
发表于 2021-6-12 19:30:14 | 显示全部楼层


AIIR 发表于 2020-10-10 18:00
在P型衬底上,先生长一层N+(NBL),然后外延生产一层N型硅单晶层(外延层),因此N型外延层把N+埋在下面,晶 ...


请问一下怎么的管子才能加NBL and HVNW?
发表于 2021-11-5 19:57:40 | 显示全部楼层
看看design rule文档不就行了吗 上面有图有文字  一般NBL  DNW 这些层次不会随便花  器件带好的   NBL 顾名思义埋层 比DNW 要深一些  更耐高压    两者有类似的作用   DNW  最常见的就是能隔出局部衬底做NMOS 和最外面的地隔开   这样会干净很多    对应的概念有DPW   可以将PMOS 的bulk 和NWELL隔开
发表于 2021-11-6 19:39:31 | 显示全部楼层


843071455 发表于 2020-9-18 15:39
没有太明白你的意思?你是说nbl和dnw不能共存?我做过很多的工艺,器件是可以同时做nbl和dnw的。 ...


什么工艺?还能共存?》
发表于 2021-11-16 14:36:09 | 显示全部楼层
DNW是墙,NBL是地板,共同把内部包起来的器件进行隔离,具体工艺要具体去查看PDK文件
发表于 2022-4-12 09:30:48 来自手机 | 显示全部楼层
请问BCD350GE工艺的PDK里低压esdn有NBL层,但是没有接电位。NBL悬空影响使用吗?
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