时钟多周期路径set_multicycle_path的用法

sunshuo571116

对于一些组合逻辑来说（如加法器、乘法器）可能在一个时钟周期内完不成，而我们在写代码时也留了足够的周期来完成运算，那么我们就需要告诉DC对于这些组合逻辑的传输是允许多个时钟周期的，如set_multicycle_path –setup 6 –from {A_reg

B_reg

}–to C_reg

;#即从寄存器A_reg到C_reg，或从B_reg到C_reg，允许用6倍的周期（默认是一个周期）。但是这样做会改变hold time的检查（hold的检查延后了5个周期），所以必须调整hold time的检查，即set_multicycle_path –hold 5 –from {A_reg

B_reg

}–to C_reg

; #即相比setup的检查hold的检查要向前移动5时钟周期，保证DC在A_reg触发后的第一个周期检查hold。


我想问一下各位大佬，这个寄存器A_reg或B_reg、C_reg是在verilog里直接定义的寄存器还是DC后网表里的产生的寄存器，如果是网表里的，那我该怎么在网表里去查找这段路径进行约束？还有如果在DC里进行了多周期路径的约束，那么在icc时是否还需要再次进行约束？

randolpha

DC与ICC时序优化一个迭代过程，需要反复多次。

optihack

RTL和Netlist的SDC 有时候需要用wildcard去表示，也可以通过一些hier的pin去找寻到。如何找到netlist REG其实就是一个使用tcl command的事情，没有具体case无法给出具体答案。


DC/ICC 的SDC是要单独下的，DC的multicycle 和ICC 无关。