用阻塞赋值还是非阻塞赋值描述组合逻辑？

kathywh

在verilog语言中用always语句描述组合逻辑时，你习惯用阻塞赋值还是非阻塞赋值？请在回复中说明这样选择的原因（例如可以说相对另一种有什么优势）。

vin3ent

不是优势不优势的问题，而是阻塞赋值和非阻塞赋值综合出的电路会不一样，阻塞赋值更符合逻辑习惯。

himingway

全用assign

asic_service

根本不是习惯的问题。具体原因可以看这个课的第5课：
https://ke.qq.com/course/package/24207  （这是全集，1/2课免费）

kathywh

vin3ent 发表于 2020-8-6 15:24
不是优势不优势的问题，而是阻塞赋值和非阻塞赋值综合出的电路会不一样，阻塞赋值更符合逻辑习惯。 ...

用always写组合逻辑是一样的吧？比如

1. always @(*)    y = a & b;
   

复制代码

和

1. always @(*)    y <= a & b;
   

复制代码

综合出的电路都是与门。

在什么情况下会不一样呢？能举个例子么？

janlesion

单纯写一个门逻辑,综合出来是一样,但复杂点的逻辑综合出来可能就不一样,工具会根据语法特性推断出电路;阻塞和非阻塞赋值的特性是不一样的,尤其是在验证阶段,会把验证的人搞死,它们的时间调度点是不一样的.

bonito1927

用非阻塞赋值语句描写组合逻辑电路可能出现锁存器，非常不利于时序分析。