SAR ADC 问题

送送送 · 发表于 2020-8-5 20:49:40

最近在做sar adc的仿真，然后感觉时钟影响比较大，这个比较器输入端的波形很差，有没有什么比较好的措施避免这个，大佬们帮帮忙！

wjx197733 · 发表于 2020-8-5 21:50:32

我也有跟楼主一样的疑惑。
我怀疑是开关和电容的rc时间常数太大，在时钟的半个周期内没有完全建立。顺便问一句，楼主设计的是10位50MHz的异步sar？
对我来说，开关电容电路就是挺难搞的，尤其是开关大小的确定。除了sar，还有pipeline adc，不论采样保持还是MDAC，电容根据匹配和噪声确定下来后，发现开关怎么设计都不行，输出总是别别扭扭的，fft的结果差到离谱，真是让人郁闷。

mtr008 · 发表于 2020-8-6 04:27:41

楼主试试把CDAC的单位电容C_unit增大一些？

老尤皮 · 发表于 2020-8-6 10:01:12

楼主多给一点信息啊，比如说是top plate sampling还是bottom plate sampling，用的是什么开关方法，这样才能更好debug
不过从已有的波形来看，问题比较大的波形都是CDAC电压降低的情况，会先向上过冲，再向下过冲。到了LSB的时候这个电压变化不明显了，应该不是比较器时钟kick back。我先盲猜一下，是你的CDAC连接到参考电压的开关有问题，假如说你是用NMOS开关连gnd，PMOS开关连vref，那么问题就出在你连gnd的NMOS开关上，这个开关可能尺寸太大了。楼主可以试一试把这个开关尺寸减小一点仿真试一试，或者直接把NMOS和PMOS的开关全部用理想开关替换掉，先定位一下问题是不是在这里

送送送 · 发表于 2020-8-6 13:11:50

多谢各位，问题解决了，是时钟问题，我是电容上极板采样，下极板控制，每次时钟来的时候，比较器的输出结果都还没到，这就导致下极板连接的是控制的初始状态1，等到比较器的输出结果来的时候才会正常控制，这就导致每次接0的时候提前都有一个上拉到1的过程，然后被修正，而接1的时候就保持原态，我把控制开关的时钟加了个延时，就可以做到信号先来时钟后来，这样时钟一来传输的就直接是控制信号了

jh1192239177 · 发表于 2021-4-9 11:06:41

送送送发表于 2020-8-6 13:11
多谢各位，问题解决了，是时钟问题，我是电容上极板采样，下极板控制，每次时钟来的时候，比较器的输出结果 ...

你好，我也是使用的上极板采样单调电容切换时序，下极板开关切换，但是我这边的情况是比如在切换Vp1的时候，Vp2的值也变化了，然后V+的变化的毛刺很大。
而我这边的比较器的输出已经在CLK触发之前已经比较完成了。
求解决！谢谢

shuangwen · 发表于 2021-5-12 11:34:32

jh1192239177 发表于 2021-4-9 11:06
你好，我也是使用的上极板采样单调电容切换时序，下极板开关切换，但是我这边的情况是比如在切换Vp1的时 ...

想问一下，你这个上面的电路图是用什么画的呢？
我一直都不知道老师PPT上面的电路图用什么画的，，，。。

DIMPLE倲NA · 发表于 2021-5-12 12:40:49

shuangwen 发表于 2021-5-12 11:34
想问一下，你这个上面的电路图是用什么画的呢？
我一直都不知道老师PPT上面的电路图用什么画的，，，。。 ...

visio可以画

shuangwen · 发表于 2021-5-12 23:33:57

DIMPLE倲NA 发表于 2021-5-12 12:40
visio可以画

我感觉不像visio画的。

lucky_yue · 发表于 2021-10-21 09:34:52

送送送发表于 2020-8-6 13:11
多谢各位，问题解决了，是时钟问题，我是电容上极板采样，下极板控制，每次时钟来的时候，比较器的输出结果 ...

想问一下大佬用的是异步时钟嘛，最近想不明白异步控制时钟由比较器生成，是不是不存在控制开关切换的时钟来了，但是比较器的输出结果还没到的情况呀？我想的是：比较器产生结果之后产生的异步时钟，所以异步时钟肯定是比比较器的结果晚一定的时间的，想不明白了，求大佬指点，万分感谢

[求助] SAR ADC 问题

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