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查看: 1448|回复: 8

[求助] DC读入.v 文件

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发表于 2020-8-5 10:24:51 | 显示全部楼层 |阅读模式

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DC 读入 .v 文件的时候 ,有好多的.v文件, 手写的话 ,特别的麻烦 ,不知道大神们都是怎么处理的啊。
发表于 2020-8-5 11:52:21 | 显示全部楼层
file list
发表于 2020-8-5 14:07:51 | 显示全部楼层


具体操作是?   
文档上没找到描述呀
 楼主| 发表于 2020-8-6 08:02:28 | 显示全部楼层
数字那边有个digital list,就用那个改下路径就行了
发表于 2020-8-6 10:28:42 | 显示全部楼层
可以写个脚本,用glob匹配目录下所有.v,记得把top.v写在第一行
发表于 2020-8-6 15:48:12 | 显示全部楼层
如果你使用的是 linux 系统,
方法一:  使用 find 命令查找符合要求的 *.v 文件,结果重定向到某个文件中,该文件内容就是所有文件路径(文件列表); DC 脚本中直接吃这个文件即可。(Note: 每次增删文件都需要更新这个文件列表)

方法二: DC 脚本中使用 tcl 内置命令 glob 去匹配所需 *.v 文件得到文件列表。


发表于 2020-8-9 20:29:46 | 显示全部楼层
set vfs [ls *.v]
foreach vf $vfs {read_verilog $vf}

先得到所有verilog文件名,然后逐个读入

发表于 2020-8-12 15:27:05 | 显示全部楼层
set RTL_SOURCE_FILES ""
foreach file [glob -nocomplain ./rtl/*.v ./rtl/*.sv] {
  lappend RTL_SOURCE_FILES [file normalize $file]
}
analyze -format sverilog $RTL_SOURCE_FILES
发表于 2020-8-12 21:35:13 | 显示全部楼层
写一个tcl的脚本,如下所示:
set design_name process_top; #顶层模块的名称
set file_list [sh ls ./src/ram16_15.v  ./src/process_data.v  ./src/process_top.v] ;#设计文件列表
foreach rtl $file_list {\
                              analyze -library work -format verilog $rtl
                            }
elaborate ${design_name}
current_design ${design_name}
link
check_design

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