Flash adc各个数字输出之间有延迟

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各位高手，我在做3bit Flash adc，我的问题是，在使用encoder，由于经过多个logic，计算最后的数字输出，
而每经过一个logic，都会产生一个延迟，那么最后会看到，时序上的延迟，
如图，可以看到数字会突然不正确的跳，但又马上回复正确，正常设计上这是可以接受的吗?
还有一个问题是，一般在模拟ADC时，会使用VIN讯号做A to D转成理想的数字讯号去和仿真值做比对吗?
再一个问题是图中的V1~V7是输入Vref经过电阻分压得到的，
我发现会被clock feedthrough影响，造成大浮动的分压，
而图中会这么稳定是因为我加入了电容减小clock feedthrough影响，
想请问一般flash adc还有什么方法可以解决这个问题吗?
谢谢

woodhorse007

用采样时钟进行同步

zmjxxl1

设计一个同步单元，用采用时钟或者采样时钟经过延迟的时钟做同步控制信号；不需要吧，对ADC做fft分析；楼主讲的是电容馈通吗？求大神解答一下，目前也遇到这个问题

AcoAco

回答第一个问题：
在编码器之前，将有锁存器捕获有效的设定数字值。 在所有比较器稳定建立之后，将通过单独的延迟路径或延迟时钟控制锁存器。


回答第二个问题：
通过理想的DAC将ADC输出转换为模拟测量的Vin，其分辨率至少比ADC高2位。 比较模拟Vin和测得Vin。


回答第三个问题：
阅读Razavi的旧ADC书籍和其他技术文章，以减少时钟通过。
快闪ADC的电阻器串电压驱动器还有其他重要的非理想性。 通常存在较小的R值，内插，缓冲，双梯形图和许多其他复杂的电路技术。 学习并选择最适合您的需求。




祝好运。