std cells用cadence IC616 把gds生成layout后lvs报错

cyf0321

foundry只提供了数字std cells的gds2文件，我用cadence virtuoso ic616，import -> stream 把gds2转成了layout。然后想验证一下是否正确于是跑了一个cell的lvs，结果报了错。错误信息说的是：PMOS的body和NMOS的body本身应该接在VDD 和VSS上，但是layout中的PMOS和NMOS的body没有连上VDD和VSS，是浮空状态。然后因为NIMP和PIMP接触了，所以calibre认为这两个区域形成了一个二极管，body被接到了二极管的两端，和schematic不匹配出现了错误。我查看schematic和layout的网表发现layout比schematic多出了一个二极管。


第二个问题是，当我把几个门连起来以后导入layout XL，报warning说找不到每一个门的A B Y VDD VSS这些terminals，也显示不出门和门之间连接的飞线。但是我单独做某一个stdcell的lvs，A B Y 这些terminal都能够识别，layout上也都打的有label。。。


我初步认为有可能是gds2转成layout的时候，没有把pin（terminal）信息转好。
想请教一下各位大哥有没有遇到过这种类似的情况，是不是stream in的时候有什么额外的设置我没有开导致pin信息丢失？

s228426727

如果你非要单个验证一下的话要加上TAPcell一起做验证