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[原创] 电气间隙和爬电距离

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发表于 2020-6-17 11:48:10 | 显示全部楼层 |阅读模式

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本帖最后由 newbie11 于 2020-6-17 11:58 编辑

参考标准:GB 8898--版本
定义:如下图(网上截图)
image.png image.png
SMD封装:爬电距离=电气间隙;
TO封装:未上板,爬电距离=电气间隙;上板打胶后,爬电距离>电气间隙

参考值如下表(GB 8898-2011)
image.png

举例:
常见的TO220替代封装DFN5x6产品,市场上绝大多数产品低压Si基MOS,例如老东家的punch DFN5x6封装的150V MOS,电气距离/爬电距离>0.51mm,其POD如下:

image.png image.png

Gansystem 公司DFN5X6封装的650V GaN FET, 电气间隙/爬电距离B2≥1.9mm
image.png

虽然现在很多厂家都会选择照搬国际大厂的设计,但是自己在正向设计的时候一定要考虑这个因素。




image.png
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image.png
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 楼主| 发表于 2020-6-17 11:59:16 | 显示全部楼层
下面这些图片怎么删?
发表于 2020-6-17 12:22:39 | 显示全部楼层
good
发表于 2020-7-23 11:17:58 | 显示全部楼层
Thanks
发表于 2020-10-13 13:20:41 | 显示全部楼层
非常感谢! 学习了
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