综合后给后端留多少余量？

3456721 · 发表于 2020-6-15 20:09:54

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一直不太清楚，综合后有的显示slack为零的情况下，可以布通，有的时候显示slack为零，后端却无法布通，clock uncertainty都设置的10%T,请问大家，综合后因该留出多少余量呢？

axxqql · 发表于 2020-6-16 10:16:26

布通与否的因素可不是只有你这个slack好么。。。

你综合按照实际频率升20%到30%来综，uncertainty 0.2

papertiger · 发表于 2020-6-16 14:10:22

工艺不同而不同，经验值。

大多留30-50%，也就是1.5ns 最好约束到1-1.2ns。

3456721 · 发表于 2020-6-17 07:17:41

谢谢两位的解答，假设最后希望电路在频率F下进行后端，请问两位说的这个过约束是指将综合时的频率设置为目标频率的1.3倍F左右, uncertainty设置为0.2ns，其余的综合参数如clock delay等，是按照1.3F设置，还是说按照1F的设置呢？

3456721 · 发表于 2020-6-17 07:21:17

如果按照1.3F的进行设置，综合后需要如何对DC生成的SDC中的参数进行修改吗？综合之后需要将DC生成的SDC中clock，clock delay等换成1F对应的值吗？

papertiger · 发表于 2020-6-17 13:38:23

需要改为1F 对应的。+uncertainty 就可以。
注意各个corner

williamliwei · 发表于 2020-6-19 15:40:26

后端如果没设置错误的话，再多约个20%差不多了

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