Vivado中握手信号被综合成gated clock

Fantom_Ya

前提：不是专门的FPGA设计，是一个asic设计但是想使用fpga简单验证一下功能。
遇到一个问题，vivado设置完基本时钟后，发现许多其他信号（包括但不限于握手信号）被综合成了门控时钟，还特别多。很难一一处理。

代码是这样：

1. always@(posedge adeoc, posedge rst_adiftmp) begin
   
2. if(rst_adiftmp) adiftmp <= 1'b0;
   
3. else                adiftmp <= 1'b1;
   
4. end
   

复制代码

综合后结果是这样：

综合器把adeoc信号当成门控时钟了。本身ad时钟和系统时钟是异步的。

有太多这种“Q”时钟了……

有人对这种情况有了解吗？如何解决？

谢谢各位大佬！

hustzh

这不就是寄存器的时钟复位吗，adeoc就是时钟啊，asic难道就不是时钟了吗？

hustzh

另外我觉得功能应该是对的，只要PR能过，应该没有问题，也不需要加约束，本身就是异步的

Fantom_Ya

这样写用很久了，流片也很多次了。以前在ISE上面一直没出过时序违例问题，所以没管过。但是现在换成vivado之后，综合结果总是不理想。然后看了许多ug文档和百度文章，现在怀疑到这些未约束时钟上了。
这里面的一些“Q”，有的是上面说的握手信号，有的是cpu取指寄存器，应该是被cpu时钟驱动的，但是在vivado综合后，把这些寄存器的“Q”端识别成时钟了，而不是这些寄存器的CK端。

tigerjade

不是这段代码的问题，而且adiftmp是在别的地方怎么用的。他的14个load都是在哪里。

Fantom_Ya

tigerjade 发表于 2020-6-10 01:07
不是这段代码的问题，而且adiftmp是在别的地方怎么用的。他的14个load都是在哪里。 ...

总线时钟上升沿驱动，如果adiftmp为真，则置位adif，把adeoc信号产生的中断临时信号同步到总线时钟上，还有置位eoc_flag，同步到总线时钟上