[求助] 请教一个VCS后仿真负的timing check的问题

发表于 2020-4-9 22:58:27 | 显示全部楼层 |阅读模式

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VCS后仿真的命令如下：
捕获1.PNG

sdf 反标写法如下
捕获2.PNG

波形显示仿真出错了，以下面寄存器为例，当SE=1是，Q<=SI，Q应该比SI延迟1cycle，但仿真不是如此。波形中SI的沿比CLK正沿提前1fs，但是因为sdf中hold check为负值，故log中并没有报该寄存器有setuphold违例。
捕获3.PNG

查了下这个寄存器反标相关的log信息，warning如下：
捕获4.PNG

这个信息似乎提示不支持负的hold timing check。麻烦大家帮忙看看，需要怎么处理，多谢多谢

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