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440实验室 发表于 2020-4-9 09:29 应该不用吧,编译器自己综合成减法电路吧
tinytera 发表于 2020-4-9 11:15 systemverilog 和新版 verilog 有 signed 类型, 用这个就不用手工转补码了。 verilog-2001之前的需要转 ...
tian10 发表于 2020-4-9 18:26 最好-b先转码,然后在调用DSP做加法器(a+(-b转码后的)),这样可以节约大量的资源,并且时序稳定 ...
american007 发表于 2020-4-14 04:32 signed 类型 是 可综合的 语句,还是 只用于仿真的语句 ?
american007 发表于 2020-4-14 04:28 如果 自动综合成了减法电路,一个小数被一个大数 减,会是一个负数,此时,fpga内部的 减法结果是这个负 ...
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