新书试读《CMOS集成电路闩锁效应》第三章：闩锁效应的分析方法

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内容简述：

要了解CMOS中寄生PNPN结构的物理机理，必须要有一种有效的分析方法，目前业界比较常用的分析方法有三种：第一种是传输线脉冲技术，第二种是直流量测技术，第三种是标准的闩锁效应测试机台。然后根据直流量测技术，通过取点的方式画出PNPN结构和NPN结构的闩锁效应IV曲线，在透过IV曲线理解闩锁效应的物理机理。

本章侧重介绍闩锁效应的分析方法、PNPN闩锁效应的物理机理和NPN闩锁效应的物理机理。

第三章：闩锁效应的分析方法-----------------------------------

3.1闩锁效应的分析技术---------------------------------------- （不发布）

3.1.1传输线脉冲技术---------------------------------------- （不发布）

3.1.2 直流量测技术----------------------------------------- （不发布）

3.2两种结构的闩锁效应简介 -----------------------------------

3.2.1 PNPN闩锁效应----------------------------------------

3.2.2 NPN闩锁效应-----------------------------------------

3.3小结 ------------------------------------------------------

3.2两种结构的闩锁效应简介

通常闩锁效应是指CMOS集成电路中寄生PNPN结构会在一定的条件下被触发而形成低阻通路，并产生大电流的现象，但是在实际应用中除了寄生PNPN结构会发生闩锁效应，单个NMOS自身寄生NPN也会发生闩锁效应，寄生NPN也具有正反馈机制，寄生NPN也会导致CMOS工艺集成电路无法正常工作，甚至烧毁芯片。

3.2.1 PNPN闩锁效应

在CMOS典型的反相器电路中包含PMOS和NMOS，PMOS的源极和NW一起接电源电压VDD，NMOS的源极和PW一起接地VSS，它们的栅接一起作为输入，它们的漏极接一起作为输出。图3-11所示的是CMOS反相器的电路和器件剖面图。它们构成CMOS反相器的同时，也不可避免地形成相应的寄生双极晶体管结构。PMOS的源和漏p型有源区、NW扩散区和p型衬底会形成纵向寄生的PNP结构，NMOS的源和漏n型有源区、PW扩散区和PMOS的NW扩散区会形成横向寄生的NPN结构，它们通过阱电阻耦合形成PNPN结构。

为了更好的理解CMOS集成电路寄生PNPN结构形成闩锁效应的物理机理，需要把CMOS的寄生PNPN结构也画出来，但是要把其中的一些次要的寄生电阻忽略掉，这样有助于分析。图3-12所示CMOS反相器的寄生PNPN结构的器件等效电路简图。该寄生PNPN结构由两个纵向的PNP和两个横向的NPN组成，即PMOS的源（漏）极、NW和PW分别为纵向PNP的发射极、基极和集电极；NMOS的漏（源）极、PW和NW分别为横向NPN的发射极、基极及集电极。这种寄生的横向NPN和纵向PNP通过电阻Rp（Rp是P阱电阻和P型衬底电阻的并联值）和N阱电阻Rn耦合。栅作为输入并不是闩锁效应的源头，可以忽略。

当输出端没有信号时，输出端是不起作用的，可以忽略由输出端构成的寄生双极型晶体管，图3-13所示的是忽略输出引脚后的简化等效电路。简化后的PNPN结构只包含两个双极型晶体管，它们可以通过阱电阻耦合形成正反馈回路，导致PNPN结构的电性极不稳定。它具有两个不同的状态：一个是高阻阻塞态；另一个是低阻闩锁态。

PNPN结构的初始状态是高阻阻塞态，此时它的漏电流很小，漏电流等于NW与PW之间反偏PN结的漏电流。

芯片可能会受到各种各样的激励，在特定的激励条件下，寄生的PNPN结构可能会脱离高阻阻塞态进入危险的低阻闩锁态，低阻闩锁态就是在电源VDD和地VSS之间形成低阻通路，从而形成大电流或者电过载（EOS - ElectricalOver Stress）使芯片产生永久性的破坏，或者引起系统错误。如果PNPN结构脱离高阻阻塞态进入低阻闩锁态后具有自持能力，自持能力就是一旦NPN和PNP导通后，在VDD和VSS之间形成低阻通路形成大电流，并且产生正反馈回路使NPN和PNP一直导通，在电源VDD和地VSS之间一直保持低阻通路，除非移除电源，否则低阻通路一直存在。

为了更直观表达PNPN结构发生闩锁效应的物理机理，从PNPN结构直流IV曲线的角度解释其闩锁效应。图3-14所示的是PNPN结构的直流IV曲线，绘制该直流IV曲线的方法是首先通过直流量测技术量测得到一系列的电流和电压值，再通过取点的方式从量测的数据中抓取需要的电流和电压值组成IV曲线。因为NPN和PNP是共享基极和集电极，基极和集电极是由NW和PW组成，VDD与VSS之间实际是由二极管（NW和PW组成的二极管）和两个电阻Rn&Rp组成。

当加载在VDD的电压小于Vt1时，PNPN结构会一直处于高阻阻塞态，其电流是二极管的反向偏置漏电流，所以高阻阻塞态的漏电流非常小。

当加载在VDD的电压大于Vt1时，PNPN结构会开启导通，从而进入BC段工作区间，形成低阻通路。AB段的曲线实际上是不存在的，PNPN结构导通后直接进入BC段。Vt1是NW和PW之间的PN结（双极型晶体管的C-B结）产生雪崩击穿所需电压的临界点，I1为雪崩电流非常大，它流过Rn和Rp形成压降，使NPN和PNP的发射结正偏，NPN和PNP同时导通。B点为维持PNPN结构持续开启的最小电压Vh，电压Vh称为自持电压，在BC段NPN和PNP同时开启并且形成正反馈回路，PNPN结构工作在低阻闩锁态，电流随着电压升高而升高，BC段实际是PNPN结构的稳定工作区间。C点Vt2为热击穿（Thermal Breakdown）的临界点，热击穿的本质是处于电场中的介质，由于电介质损耗而产生热量，就是电势能转化为热量，当外加电压足够高时，就可能从散热与发热的热平衡状态转入非热平衡状态，电势能产生的热量比传递散失的要多，介质的温度将会越来越高，直至出现永久性损坏，PNPN结构烧毁形成开路。

当加载在VDD的电压大于Vt2时，PNPN结构的工作状态进入CD段，寄生的双极型晶体管由热平衡状态转入非热平衡状态，并激发大量热电子，硅电阻随着温度升高而减低，IV曲线表现负阻态，温度继续升高，直至PNPN结构永久性损坏。

当PNPN结构被触发后，如果Vh =< VDD，也就是电源电压VDD大于等于PNPN结构的自持电压，VDD可以提供PNPN结构一直处于低阻闩锁态所需的电流，PNPN结构导通后形成的电流在Rn和Rp形成压降，使NPN和PNP的发射结正偏，PNPN结构一直维持在低阻闩锁态。

当PNPN结构被触发后，如果Vh > VDD，也就是电源电压VDD小于PNPN结构的自持电压，VDD不足以提供PNPN结构一直处于闩锁态所需的电流，PNPN结构不会发生闩锁效应，PNPN结构会在触发条件消失后重新恢复到高阻阻塞态。

从PNPN结构的IV曲线可以看出，有两种方式可以使PNPN工作状态进入BC段的闩锁态：第一种是出现瞬态激励电压大于等于Vt1，从而产生雪崩击穿电流，使PNPN结构进入闩锁态，这种方式称为电压触发；第二种是出现瞬态激励电流，该电流大于等于B点对应的电流Ih，使PNPN结构进入闩锁态，这种方式称为电流触发。

3.2.2 NPN闩锁效应

在CMOS集成电路中，不仅寄生的PNPN结构会发生闩锁效应，单个NMOS自身寄生NPN也会发生闩锁效应。

由于NMOS衬底的电流会在Rp形成正反馈回路，导致该寄生NPN电性极不稳定，它也具有两个不同的状态：一个是高阻阻塞态；另一个是低阻闩锁态。

寄生NPN的初始状态是高阻阻塞态，此时它的漏电流非常小，漏电流相当于漏端与PW之间反偏的PN结漏电流。

芯片可能会受到各种各样的激励，在特定的激励条件下，寄生NPN可能会脱离高阻阻塞态进入危险的低阻闩锁态，与PNPN结构类似寄生NPN也会在电源电压VDD和地端VSS形成低阻通路，从而产生大电流或者EOS，使芯片产生永久性的破坏，或者引起系统错误。如果寄生NPN脱离高阻阻塞态进入低阻闩锁态后具有自持能力，那么VDD和VSS之间形成低阻通路的同时，正反馈回路会使电路一直保持低阻通路，除非移除电源，这就是寄生NPN的闩锁效应。

为了更直观表达NPN发生闩锁效应的物理机理，从寄生NPN IV曲线的角度解释其闩锁效应。图3-16是寄生NPN的直流IV曲线，，绘制该直流IV曲线的方法也是通过抓取直流量测技术量测的电流和电压值绘制而成的。VDD与VSS之间实际是由二极管（NW和PW之间的PN结）和Rn串联组成。

当加载在VDD的电压小于Vt1时，寄生NPN会一直处于高阻阻塞态，其电流是二极管的反向偏置漏电流，所以高阻阻塞态的漏电流非常小。

当加载在VDD的电压大于Vt1时，寄生NPN会开启导通，从而进入BC段工作区间，形成低阻通路。AB段的曲线实际上是不存在的，寄生NPN导通后直接进入BC段。Vt1是n型有源区和PW之间的PN结产生雪崩击穿所需电压的临界点，I1为雪崩电流非常大，它流过Rn形成压降，使寄生NPN的发射结正偏，导致寄生NPN工作在正向有源。B点为维持NPN持续开启的最小电压Vh，电压Vh是寄生NPN的自持电压。在BC段寄生NPN开启并形成正反馈回路，寄生NPN工作在低阻闩锁态，电流随着电压升高而升高，BC段实际是寄生NPN的稳定工作区间。C点Vt2为热击穿的临界点，热击穿的原理跟PNPN结构是一样的。寄生NPN进入非热平衡状态后，介质的温度将会越来越高，直至出现永久性损坏，寄生NPN烧毁形成开路。

当加载在VDD的电压大于Vt2，寄生NPN IV曲线进入CD段，寄生的双极型晶体管由热平衡状态转入非热平衡状态，并激发大量热电子，硅电阻随着温度升高而减低，IV曲线表现负阻态，温度继续升高，直至寄生NPN永久性损坏。

当寄生NPN结构被触发后，如果Vh =< VDD，也就是电源电压VDD大于等于寄生NPN的自持电压，VDD可以提供寄生NPN一直处于低阻闩锁态所需的电流，寄生NPN导通后形成的电流在Rn形成压降，使NPN的发射结正偏，寄生NPN一直维持在低阻闩锁态。

当寄生NPN结构被触发后，如果Vh > VDD，也就是电源电压VDD小于寄生NPN的自持电压，VDD不足以提供寄生NPN一直处于闩锁态所需的电流，NPN不会发生闩锁效应，寄生NPN会在触发条件消失后重新恢复到高阻阻塞态。

与PNPN类似，从寄生NPN IV曲线可以看出，有两种方式可以使寄生NPN工作状态进入BC段的闩锁态：第一种是出现瞬态激励电压大于等于Vt1，从而产生雪崩击穿电流，使寄生NPN进入闩锁态，这种方式称为电压触发；第二种是出现瞬态激励电流，该电流大于等于B点对应的电流Ih，使寄生NPN进入闩锁态，这种方式称为电流触发。

3.3小结

本章内容主要介绍了分析CMOS工艺集成电路闩锁效应的两种方法，以及寄生PNPN结构和寄生NPN发生闩锁效应的原理。

虽然有三种分析CMOS工艺集成电路闩锁效应的方法，传输线脉冲技术通常是研究寄生PNPN和NPN结构在静电放电层面的物理机理，而直流量测技术可以分析寄生PNPN和NPN结构在直流状态下的性能，标准的闩锁效应测试是为了评估芯片每个管脚抵御闩锁效应的能力。

《CMOS集成电路闩锁效应》内容简介：

本书以实际应用为出发点，通过具体案例和大量彩色图片对CMOS集成电路设计与制造中存在的闩锁效应（Latch-Up）问题进行了详细介绍与分析。在介绍CMOS集成电路寄生效应的基础上先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解。随后给出了工程实例分析和寄生器件的ESD应用。为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法，

本书面向从事微电子、半导体与集成电路行业的朋友，旨在给业内人士提供简单易懂并且与实际应用相结合的图书，同时也适合相关专业的本科生和研究生阅读。

《CMOS集成电路闩锁效应》作者简介：

温德通，资深ESD设计工程师。毕业于西安电子科技大学微电子学院，曾供职于中芯国际集成电路制造（上海）有限公司，负责工艺制程整合方面的工作；后加入晶门科技（深圳）有限公司，负责集成电路工艺制程、器件、闩锁效应和ESD电路设计等方面的工作；目前就职于一家全球领先的集成电路设计公司，负责闩锁效应和ESD电路设计等方面的工作。出版作品《集成电路制造工艺与工程应用》和《CMOS集成电路闩锁效应》。

xingxiaoming13

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