TSMC18 pad DRC error

chj88 · 发表于 2020-2-17 14:44:02

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求教各位朋友一个问题。本人在做 tsmc18 layout，在给I/O 加PAD 时，在PAD（PAD70L， PAD60LA) 上出现如下 DRC 错误：

VIA1.S.6_Array1_2_3_4_5_M { @ Minimum space between two VIA1 region >= 0.49 um if the overlap area of 5-level
@ continuous stacking VIA arrays >= 500 um2 (except sealring region)

即使不放其它任何东西，仅对PAD本身做 DRC，也会有以上DRC错误。请问这应该如何处理，可以忽略吗。多谢帮助。

aibbt · 发表于 2020-2-18 19:59:41

check the options of drc rule

chj88 · 发表于 2020-2-19 09:51:32

aibbt 发表于 2020-2-18 19:59
check the options of drc rule

多谢回复，能不能讲得再详细些。您是指让Calibre 做DRC check 时，不check这部分吗？

aibbt · 发表于 2020-2-19 10:01:28

chj88 发表于 2020-2-19 09:51
多谢回复，能不能讲得再详细些。您是指让Calibre 做DRC check 时，不check这部分吗？ ...

foundry会有个document 或者wavie list，说明那些是可以忽略的

chj88 · 发表于 2020-2-19 10:19:04

aibbt 发表于 2020-2-19 10:01
foundry会有个document 或者wavie list，说明那些是可以忽略的

我这个是TSMC18，现在通过中间商做MPW，很难直接向TSMC要documents, 哪位朋友如果方便的话，可否告知一下，上述DRC Error 是否在可忽略范围之内，多谢

OrangeHalo · 发表于 2021-4-20 03:52:49

虽然晚了...
Pad有另外一套DRC规则。应该可以问MPW要到。这些via的错误可以忽略。

chj88 · 发表于 2021-4-20 21:48:50

OrangeHalo 发表于 2021-4-20 03:52
虽然晚了...
Pad有另外一套DRC规则。应该可以问MPW要到。这些via的错误可以忽略。 ...

谢谢

陈雪 · 发表于 2024-1-26 15:58:04

遇到同样的问题，这些错误可以忽略吗？

chj88 · 发表于 2024-2-18 09:00:45

陈雪发表于 2024-1-26 15:58
遇到同样的问题，这些错误可以忽略吗？

可以

[求助] TSMC18 pad DRC error

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