cadence 关于在layout中没有pdk的问题

Trafford · 发表于 2020-1-17 23:42:56

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在schematic中有一个vcvs（电压控制电压源）的原件，是schematic中pdk里自带的，但是生成layout后在layout中却没有自动生成vcvs。查了一下是因为在layout中没有vcvs的pdk。请问各位大神是否可以将schmeatic的中vcvs放到layout中，或者有什么其他的解决方法。（图片是schematic中的vcvs）

sea11038 · 发表于 2020-1-18 08:26:48

VCVS是个理想元件，无法集成和生产。。。以后你会慢慢发现所有的PDK里都不可能有VCVS的，你对PDK的认识可能也有误解，慢慢来吧，这个未知的世界还需要你更多的去探索。Stay hungry，Stay foolish，加油！

Trafford · 发表于 2020-1-21 01:57:24

sea11038 发表于 2020-1-18 08:26
VCVS是个理想元件，无法集成和生产。。。以后你会慢慢发现所有的PDK里都不可能有VCVS的，你对PDK的认识可能 ...

谢谢你的回答！可是如何实现在layout实现vcvs的功能？或者有什么方法可以把vcvs的模型与layout连接？

bahramrn · 发表于 2023-11-5 00:12:05

VCVS is an ideal component that cannot be integrated and produced...

xdy609841687 · 发表于 2023-11-6 18:30:09

把电路按照模块、次顶层和顶层分好，那一步需要加理想元件方便仿真就在testbench里面加，而不是期望他在layout里面给你打一个理想原件进去

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