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[求助] verilog和sv仿真时的问题

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发表于 2020-1-5 15:32:10 | 显示全部楼层 |阅读模式

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知道verilog中,存在一个reg和wire型的数据,在仿真时,从波形器上看,在时钟有效边沿,如果有a(假设wire类型),b(reg类型)都是从低拉高,但是在仿真采值时,a采到的值为1,b采的值为0。这是因为a为线型直接变化,而b为寄存器类型,采到的值其实是上一个时刻保存下的值。
但是在systemverilog中,因为timeslot的存在,是不是不管是什么类型,采到的值都是在preponed区域,也就是上一刻存下的值,包括wire的类型?
我就很疑惑,因为自己仿真时,发现并不是这样子。有没有人能够具体解释下呢?
发表于 2020-1-5 21:58:14 | 显示全部楼层
1、出现问题都是竞争。多问你们公司的高手。
发表于 2020-1-6 20:13:59 | 显示全部楼层
timeslot的概念在verilog里面就有了。在RTL里面的行为如你所说,reg/wire,然后rtl的行为会比TB的行为早。要看你的采数点是在哪里。
发表于 2020-1-28 22:51:13 来自手机 | 显示全部楼层
与reg和wire类型无关,与描述的电路相关,如果是组合逻辑,它们是一样的,wire只能描述组合逻辑。reg也只有描述寄存器电路才有延迟一拍的概念,描述组合逻辑与wire无区别,除非是语法错误。
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