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查看: 1939|回复: 7

[求助] DC自动插入的ICG不能复位

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发表于 2019-12-4 11:06:43 | 显示全部楼层 |阅读模式

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用DC自动插入ICG遇到了这样的问题:
因为初始的时候有的clock没有,所以ICG里的latch没法transparent,等于是latch没有复位,导致ICG输出是X态。
这个问题怎么解决呢?难道需要自己手动修改么?

求大佬们帮忙,好难受。
上一次是写脚本批量改的
发表于 2019-12-11 10:07:53 | 显示全部楼层
不能re-syn吗
 楼主| 发表于 2019-12-12 12:14:13 | 显示全部楼层


re-syn是什么命令么?
虚心求教
发表于 2020-1-5 11:51:27 | 显示全部楼层
low power icg本来就不是可以reset的。楼主是在做后仿么?
发表于 2020-1-7 17:49:39 | 显示全部楼层


如果ICG的CLK输入初始态为0,ICG的输出就不会是X。
如果设计中无法保证ICG的CLK输入初始态为0,可以在仿真的初始阶段,功能电路还没有run起来之前,force CLK输入=0几十ns,然后release。
 楼主| 发表于 2020-4-1 13:36:12 | 显示全部楼层


linibird 发表于 2020-1-5 11:51
low power icg本来就不是可以reset的。楼主是在做后仿么?


是在做后仿,clock上升沿和下降沿都有,而且有的clock在开始上电复位的时候是没有的。所以DC时放进去的ICG latch AND和latch OR的都有。
有的是Latch AND不能transparent,有的是Latch OR不能transparent。
想问问大家有没有什么好办法,我后来找规律用脚本改的DC网单,然后和改之前的做formal验证

发帖是想问问大家有没有什么好的办法
 楼主| 发表于 2020-4-1 13:47:13 | 显示全部楼层


杰克淡定 发表于 2020-1-7 17:49
如果ICG的CLK输入初始态为0,ICG的输出就不会是X。
如果设计中无法保证ICG的CLK输入初始态为0,可以在仿 ...


谢谢!主要问题是不只有Latch AND,还有Latch OR的,因为很多path的是半个周期的。
CLK默认0只是对LatchAND的ICG有用,Latch OR的还一样。
相当于CLK default high & rise/fall edge gating和CLK default low & rise/fall edge gating这四种组合都有
发表于 2022-7-8 10:21:41 | 显示全部楼层
后来怎么解决的楼主大人,谢谢
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