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查看: 2457|回复: 5

[求助] 关于PR CTS后sta 分析对 clock 的约束

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发表于 2019-11-27 13:49:13 | 显示全部楼层 |阅读模式

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请教下:
PR CTS后做STA,对clock的约束中,增加了set_propagated_clock , 对clock 的pin要还做set_drive/set_clock_transition的约束吗?
我的理解是命令set_propagated_clock是可以让tool真实去计算clock tree path上的delay,但是clock从 input pin进来到第一个buf, 这第一个buf的delay总是需要进来的clock pin相关的attribute(drive 或者transition)才能知道,也就是还是需要对clock input pin设set_drive/set_clock_transition,如果不设,是不是用的默认0,哪种处理更为合理?常规做法究竟是怎样呢?



create_clock -period 100 -waveform {0 50} [get_ports clk_in]

***

set_propagated_clock [all_clocks]

***

发表于 2019-11-27 14:09:28 | 显示全部楼层
需要设的 你的理解是对的!
发表于 2019-11-27 14:10:09 | 显示全部楼层
set_clock_transition, set_driving_cell 肯定需要的。 driving cell 告诉 tool 外部驱动条件,tool 就可以根据 load, slew 去计算 clock 到第一个 buffer 的 delay
 楼主| 发表于 2019-11-28 15:11:40 | 显示全部楼层


jake 发表于 2019-11-27 14:10
set_clock_transition, set_driving_cell 肯定需要的。 driving cell 告诉 tool 外部驱动条件,tool 就可以 ...



谢谢你的回复!看到有些脚本中对CTS后没有对clock pin上就没有设set_clock_transition, set_driving_cell 这种约束,所以感到不解,这种情况下, STA分析的时候就是把clock input transition默认为0吧,这样来计算第一个clk buf的delay吧。
发表于 2019-11-29 11:01:41 | 显示全部楼层
需要设置的
发表于 2023-9-11 10:40:06 | 显示全部楼层
模块输入加一个驱动能力弱一些的cell ~~~
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