I2C里面SCL是周期性的吗？

frankobvip

I2C Spec里面 SCL的时序要求为
1. SCL 周期 0~400kHz
2. SCL low period > 1.3us
3. SCL high period > 0.6us

那么这个SCL是周期性的？（从Start开始到Stop结束）

1） Start以后，Master发8个data，这8个SCL CLK应该是周期性的，而且实测波形也好像是这样

2）8个data之后的ACK 周期，似乎就不是的了，从上图感觉其SCL的Low period变长了点
我觉得SCL为周期性应该是比较合理的，因为我只要ACK和data 满足你的Setup和Hold时间，即可正确的握手，又何必需要把SCL的Low period拉长呢

但是从实测波形来看，却又不像是周期的

A1985

i2c spec多看看。。。。

寂寞的羔羊

我记得scl类似clk吧，sda是data，但是I2C是双向的，所有有些时候scl会出现Z态

高音偏冷

IIC的SPEC讲的听清楚的，时钟只在传输测时候由请求的一方发起

frankobvip

寂寞的羔羊 发表于 2019-11-27 11:36
我记得scl类似clk吧，sda是data，但是I2C是双向的，所有有些时候scl会出现Z态

谢谢解答，如图我红框标识，SCL Low period 偏长，我的理解SCL出现Z态，应该是被4.7k电阻拉高吧，但这里却是SCL为低的时间偏长

我们的芯片目前不控制SCL，感觉应该只有为高或为低，2个状态~

寂寞的羔羊

frankobvip 发表于 2019-12-2 10:44
谢谢解答，如图我红框标识，SCL Low period 偏长，我的理解SCL出现Z态，应该是被4.7k电阻拉高吧，但这里 ...

如果你的芯片只是作为I2C slave的话，那你应该去看看外接的芯片，因为SCL是由master控制的，是否是严格的周期波形都得看master了

sutaotao2001

差别不大，数据和Clock的沿匹配的工作。 但是一组8比特后有判断ready否的时间，所以出现不规则的延时

frankobvip

高音偏冷 发表于 2019-11-27 21:31
IIC的SPEC讲的听清楚的，时钟只在传输测时候由请求的一方发起

嗯，谢谢解答，那我的理解，传输时才有SCL，应该在Start和Stop之间。
图中标红框的是ACK应答之后的Low period，肯定是还在传输数据，为何SCL就拉长了变成非周期的呢
我怀疑我们买的适配器本身就有问题，问了厂家为何这里要把SCL low perid 拉长，不给答复。我们现在使用适配器（买的）+Slave芯片（自己设计的）在测试

xiaojia102003

I2C的SCL并不是严格的周期和占空比，因为是靠总线上的信号线与获得，只要有一方不释放低电平，SCL就为低。

frankobvip

xiaojia102003 发表于 2019-12-5 08:59
I2C的SCL并不是严格的周期和占空比，因为是靠总线上的信号线与获得，只要有一方不释放低电平，SCL就为低。 ...

谢谢，在单master的情况下，在Start和Stop之间，我目前的理解SCL是周期性的，原因如下：

网上看到的用System Verilog写的Master 的VIP