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[求助] calibre做数字电路的LVS检查时缺少子单元定义。

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发表于 2019-11-5 13:24:38 | 显示全部楼层 |阅读模式

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使用calibre2014对数字电路模块进行LVS检查时,在把verilog文件转换为sp文件的过程中,缺少了一部分标准单元的定义,但是这些单元在verilog文件中是定义过的。请问是否需要是需要对calibre做特殊的设置?
 楼主| 发表于 2019-11-5 17:05:02 | 显示全部楼层
进一步说明:是在v2lvs时,有很多子单元都没有转换,具体如下图所示。

calibre warning

calibre warning


v2lvs的命令为:/cad/mentor/calibre2014.4/aoi_cal_2014.4_18.13/bin/v2lvs -v /home/htliu/SDADC/LVS/filter_D512.v -v /home/htliu/SDADC/LVS/smic18.v -s0 VSS -s1 VDD -o filter_D512.sp
//本来应该还有 -s 参考库的说明,但是总是提示.cdl文件中存在语法错误。


发表于 2019-11-6 17:15:38 | 显示全部楼层
标准单元的cdl 用-s 加进来,不要用-v smic18.v 然后再看看那个语法错误的情况。
发表于 2019-11-7 09:15:06 | 显示全部楼层
3楼正解。 v2lvs -v top.v  -o top.cdl 就可以了,其他所有的标准单元或者IP的cdl,都可以在转完后的top.cdl的头上include进来,多写几行的事。
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