上升沿和下降沿都计数的计数器怎么设计

浩瀚—yh

上升沿和下降沿都计数的计数器怎么设计

phoenixson

时钟加一个延时，一般最好》2ns延时，然后这个延时后的信号与自身未延时的做一个异或操作，异或后的信号作为时钟就可以了，后端需要保证延时异或单元不被优化

浩瀚—yh

phoenixson 发表于 2019-11-5 11:36
时钟加一个延时，一般最好》2ns延时，然后这个延时后的信号与自身未延时的做一个异或操作，异或后的信号作 ...

时钟后面如何加一个延迟？

浩瀚—yh

phoenixson 发表于 2019-11-5 11:36
时钟加一个延时，一般最好》2ns延时，然后这个延时后的信号与自身未延时的做一个异或操作，异或后的信号作 ...

你为什么这么机智

AcoAco

浩瀚—yh 发表于 2019-11-5 16:02
时钟后面如何加一个延迟？

An even number of inverters will generate a delay.

mxing

phoenixson 发表于 2019-11-5 11:36
时钟加一个延时，一般最好》2ns延时，然后这个延时后的信号与自身未延时的做一个异或操作，异或后的信号作 ...

用沿检测电路的思路不错，简单好用

浩瀚—yh

AcoAco 发表于 2019-11-5 22:31
An even number of inverters will generate a delay.

是，一开始也想到了，但是嫌要接很多，加个电容

AcoAco

饥饿的电流逆变器具有更高的输出阻抗，因此您可能不需要电容器。 请仔细研究PLL设计的环形振荡器VCO原理图。 如果您的延迟时间真的太长了，则比使用电流源给电容器充电并由比较器对其进行控制（一次触发）要长。 了解一下PWM SMPS斜坡发生器电路的想法。

如果增加的足够小，可以增加一个小的电容器来增加延迟，否则会浪费很多功率。