完整的ICC后端流程lab，一起学习

LowerLow · 发表于 2019-10-9 19:47:12

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DC ，ICC完整流程lab

huhu1 · 发表于 2019-10-11 19:46:21

楼主，这个主要含有库吗

huhu1 · 发表于 2019-10-11 19:48:01

抢个沙发

huhu1 · 发表于 2019-10-11 21:15:25

楼主，你的前面几个文件不能解压

gfangclara · 发表于 2020-3-2 14:48:56

thanks

silencez1 · 发表于 2020-9-22 14:08:49

为啥添加完设计后，发现cell里面是空的

Masonlq · 发表于 2020-9-23 09:05:58

搞这么多小包，糊弄人

fenglichen · 发表于 2020-10-23 14:33:54

:):)

randolpha · 发表于 2021-1-15 13:48:50

本帖最后由 randolpha 于 2021-1-15 13:55 编辑

icc_shell> import_designs -format verilog -top RISC_CHIP -cel RISC_CHIP {/mylab/IC_Compiler_2010.12-SP2/lab1_data_setup/design_data/RISC_CHIP.v}

*****  Verilog HDL translation! *****

***** Start Pass 1 *****
Compiling source file /mylab/IC_Compiler_2010.12-SP2/lab1_data_setup/design_data/RISC_CHIP.v

*****  Pass 1 Complete *****
Elapsed = 0:00:00, CPU = 0:00:00

*****  Verilog HDL translation! *****

***** Start Pass 2 *****
Compiling source file /mylab/IC_Compiler_2010.12-SP2/lab1_data_setup/design_data/RISC_CHIP.v
Error: /mylab/IC_Compiler_2010.12-SP2/lab1_data_setup/design_data/RISC_CHIP.v:12:  module ad01d0 is not defined.
(VER-500)
Error: Module 'ad01d0' is not defined.  (MWNL-297)
Error: /mylab/IC_Compiler_2010.12-SP2/lab1_data_setup/design_data/RISC_CHIP.v:12: ERROR: near line 12: Port connection failed.
(VER-500)

Error: Verilog parser cannot parse the /mylab/IC_Compiler_2010.12-SP2/lab1_data_setup/design_data/RISC_CHIP.v source file. (MWNL-047)
Error: Current design is not defined. (UID-4)
0
icc_shell>

module ad01d0没定义...
怎么解决???

godunlove · 发表于 2021-1-17 13:47:39

谢谢分享

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