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vcs-mx进行verilog和vhdl仿真时出现一些问题

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发表于 2019-9-18 20:13:12 | 显示全部楼层 |阅读模式

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本帖最后由 245950258 于 2019-9-19 16:16 编辑

我现在可以用vcs-mx对verilog单独仿真,以前可以用vcs-mx对verilog和vhdl同时仿真,但是最近不知怎么回事,在进行对verilog和vhdl同时仿真时会报以下的错误。 6R_XB8@)S~ZKHZVE{2NPF0K.png


这个错误是在执行simv文件的时候才会报错。
请问有人知道该如何解决吗?

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