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[求助] SAR ADC 有 offset 原因

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发表于 2019-9-16 12:26:07 | 显示全部楼层 |阅读模式

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本帖最后由 gm-cfiltersz 于 2019-9-17 18:57 编辑

    设计了一个SAR ADC,测试下来DNL INL ENOB都不错,就是有offset。具体表现是,参考电压就是电源电压,当电源电压和参考电压为5V时,当输入为8mv时,ADC输出由0变为1,当ADC输入为5.008时,ADC输出为全1. 这个offset值随着电源电压降低而降低。很多片测试下来结果一致。
    我检查过版图上的VDD GND电阻,走线都很宽,电阻很小。比较器加了失调消除,仿真下来可以消除offset。电源与地之间的DECAP电容也加了不少。
    不知道这个还有哪种可能导致这个offset出现?
     这个电路结构6C+6C,单端结构,比较器是两级预放大加latch,消除offset方式是OOS+IOS。

发表于 2019-9-16 12:59:16 | 显示全部楼层
感觉可能是差分的两个电容阵列不匹配导致的
 楼主| 发表于 2019-9-16 13:09:01 | 显示全部楼层


老尤皮 发表于 2019-9-16 12:59
感觉可能是差分的两个电容阵列不匹配导致的


刚才忘了写了,单端结构。
发表于 2019-9-16 14:08:29 | 显示全部楼层
  单端结构就有很多地方能引入这个误差了,我举一个例子,动态比较器的回踢噪声,因为你是单端结构,回踢后在比较器两端产生的电压不一样,一个转换周期要回踢好多次,累计到后来就产生较大误差了,这个也和你的测试现象相符,回踢的幅度和电源电压是相关的。
 楼主| 发表于 2019-9-16 16:11:18 | 显示全部楼层


第二信使 发表于 2019-9-16 14:08
单端结构就有很多地方能引入这个误差了,我举一个例子,动态比较器的回踢噪声,因为你是单端结构,回踢后 ...


比较器结构是两级预放大加latch,回踢噪声仿真时可以看出来的,影响非常小。
 楼主| 发表于 2019-9-17 08:39:32 | 显示全部楼层
自己顶一下
发表于 2019-9-17 11:47:48 | 显示全部楼层


楼主说的不够详细。结构,测试条件,现象都没提。除了8mV没有任何其他数据。猜一个,reference。




 楼主| 发表于 2019-9-17 18:58:13 | 显示全部楼层
自己顶一下。
 楼主| 发表于 2019-9-18 18:42:59 | 显示全部楼层
自己再顶下
发表于 2019-9-21 14:20:44 | 显示全部楼层
有没有可能是测试引入的。比如共地什么的
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