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[讨论] 用SystemVerilog搭建测试平台,模拟外部器件如何封装?

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发表于 2019-8-5 10:04:45 | 显示全部楼层 |阅读模式

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        请教各位大佬,小弟在做一个与AD芯片通信的FPGA程序的仿真验证,准备用SystemVerilog编写一个测试平台,那么测试平台中肯定是要有模拟AD芯片行为的相关代码的,小弟菜鸟,想知道模拟AD芯片行为的代码如何封装?是把AD芯片行为封装成一个类(class)?还是封装成模块(module)?还是有其它更合适的办法?请求各位大佬指点迷津!

       不胜感激!~
 楼主| 发表于 2019-8-5 10:46:40 | 显示全部楼层
同理对此类外部器件,一般都如何封装比较好?还是根据不同情况有不同的方法?求指导啊
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 楼主| 发表于 2019-8-7 19:11:43 | 显示全部楼层
还没人吗?
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发表于 2019-8-16 23:17:41 | 显示全部楼层
你说的应该是reference model吧。
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发表于 2019-8-18 16:29:04 | 显示全部楼层
汗,直接把模拟AD芯片的写成一个Verilog的行为模型跟FPGA代码端口对接不就可以了。谁说SV平台中除开DUT其他组件都是class,也可以是module的。
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发表于 2019-8-20 17:22:20 | 显示全部楼层
模拟模型个人感觉用module比较好,跟数字部分对应一样用module
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发表于 2019-8-29 17:55:38 | 显示全部楼层
用module或program,这些要有接口连接,用class,还的例化interface将信号连接出来
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 楼主| 发表于 2019-9-4 09:33:47 | 显示全部楼层


   
goodivan 发表于 2019-8-29 17:55
用module或program,这些要有接口连接,用class,还的例化interface将信号连接出来 ...


用class可以吗?
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发表于 2019-9-4 10:33:40 | 显示全部楼层
直接写成module就行啊,在tb里面引脚连一下就行,验证的目的就是验证功能,不是为了炫技,怎么简单怎么来就行
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 楼主| 发表于 2019-9-4 23:19:32 | 显示全部楼层


   
新嘴小王安子 发表于 2019-9-4 10:33
直接写成module就行啊,在tb里面引脚连一下就行,验证的目的就是验证功能,不是为了炫技,怎么简单怎么来就 ...


验证肯定不是为了炫技哈,只是我作为闭门造车的菜鸟,想请教下大佬们如何做比较规范嘛,或者想请教一下,封装成module或class各自的优劣是啥呢?
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