多栅氧工艺中多晶硅栅的厚度还一样吗？

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众所周知多栅氧工艺（multiple gate oxide）中不同电压类型的管子的栅氧厚度是不同的，鉴于多晶硅后续还要做CMP，那么岂不是不同电压类型的管子多晶硅栅的厚度是不同的？

不过感觉不大可能，但是究竟是怎么实现的呢？我找度娘问了好久了也没找到正经答案，希望对这种多栅氧工艺了解的朋友能解答一下小弟的疑惑，感谢感谢~

yanpflove

同学好，
这个问题可以通过查询实际的poly厚度和栅氧厚度来理解。
1，因为poly厚度的精度差，栅氧厚度控制的精度高，而poly厚度远远大于栅氧，所以栅氧厚度不同对poly厚度的影响很小。
2，下图是某0.18微米BCD工艺中的参数，poly厚度在model中取0.2um=2000Å，SEM实测~0.19um，SEM分布15%。
而1.8V，3.3V，5VMOS的栅氧Tox分别是30Å，70Å，115Å。工艺节点越先进，栅氧越薄，而poly厚度不会下降很多。
3，poly厚度确实会受到CMP影响，可是，谁关心呢？又能有什么影响呢？

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yanpflove 发表于 2019-7-9 19:39
同学好，
这个问题可以通过查询实际的poly厚度和栅氧厚度来理解。
1，因为poly厚度的精度差，栅氧厚度控制 ...

其实我就是看到在描述多晶硅厚度的时候写的是个固定值才会更加困惑了呢
不过仔细想一下如果真是这样的话电压越高对应的device的栅氧就越厚，多晶硅栅就会越薄寄生电阻R口就会越大，相对应design rule中要求的min. length就会越大（防止寄生电阻过大导致的管子不完全导通或者说导通不均匀），可能也跟这个原因有关。
个人见解求批判

yanpflove

账户已登录 发表于 2019-7-10 09:48
其实我就是看到在描述多晶硅厚度的时候写的是个固定值才会更加困惑了呢
不过仔细想一下如果真是这样的话 ...

同学好，多晶硅栅就会越薄寄生电阻R口就会越大，相对应design rule中要求的min. length就会越大（防止寄生电阻过大导致的管子不完全导通或者说导通不均匀）


栅极电阻增大那么一点点儿，真是一点点儿，和栅长是怎么建立联系的呢？栅长不是受栅极电阻决定的。

比较1.8V和5V器件的栅电阻由于栅氧厚度的影响导致的电阻差异，假设W=5um，L=0.5um，栅极poly电阻为10个方块（这种按照线性近似了），硅化的poly方块电阻一般在10欧姆/方块之内，这里取10.
总电阻大概100欧姆，栅氧厚度带来的差异：
1.8V：30Å/2000Å*100Ω， 5V：115Å/2000Å*100Ω
1.8V：1.5欧姆， 5V：6欧姆.
瞧，这点差别能有什么关系呢？连接栅极连线跳线时加了一个通孔，这电阻就上来了。


如果提到另一层次的问题，最小栅长是受什么影响的，那就复杂了啊，为了提高密度，降低成本，工艺工程师们孜孜不倦降低各种尺寸，典型的是最小栅长。但是随着器件的特征尺寸不断缩小，出现了许多问题和挑战啊，热载流子注入，短沟道调制，亚阈值漏电流（沟道离子注入/晕环halo/口袋pocket），应变硅技术，RSD，HKMG技术，UTB-SOI技术，FinFET工艺技术……温德通.集成电路制造工艺与工程应用.[M].北京.机械工业出版社.2018.13-17

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yanpflove 发表于 2019-7-10 11:06
同学好，多晶硅栅就会越薄寄生电阻R口就会越大，相对应design rule中要求的min. length就会越大（防止寄 ...

论回答问题就服你，思路清晰有理有据，谢谢

yanpflove

账户已登录 发表于 2019-7-10 13:09
论回答问题就服你，思路清晰有理有据，谢谢

啦啦啦，感谢认可。我的信仰！

xiaoqianghnun

yanpflove 发表于 2019-7-9 17:01
同学好，
这个问题可以通过查询实际的poly厚度和栅氧厚度来理解。
1，因为poly厚度的精度差，栅氧厚度控制 ...

感谢分享！

对于相关可靠性设计有较好参考作用