修改SDF后仿问题

zhengreat · 发表于 2019-7-8 19:01:08

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做一个很老的项目，sdc中设置clock uncertainty为0.3，PR后，PT吐SDF后，还要在sdf上setuphold check各加0.3去后仿真，无法理解（以前工程师做的）。个人理解PR都是按0.3时做得，那如果再加0.3再去后仿，那岂不是很多violation，不太清楚为什么这么做，只是为了留余量？哪位朋友遇到过，能解释下为什么呢？

asic_service · 发表于 2019-7-8 20:27:54

这个你需要理解uncertainty 里面包含哪些东西（哪些时间构成你设置的0.3ns）；然后PT是怎么处理uncertainty的。

在吐出的SDF中，无法反应这0.3ns的"余量"，所以这个工程师加在DFF的setup/hold，正好可以跟PT timing 分析匹配。这很严谨，很资深。

推荐个数字前端设计深度入门课程，可以看看（第10课讲STA分析）：
http://bbs.eetop.cn/thread-854132-1-1.html

kka · 发表于 2019-7-13 00:31:03

clock uncertainty 大都是用來保留timing的空間. sdf會把把真實netlist APR看到的電路延遲都記錄出來... 所以可以在PT裡面看到...

建議最好事先用PT看看timing status....再來決定可不可以改

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