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[求助] 28nm工艺下数字库如何过lvs

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发表于 2019-6-23 16:51:18 | 显示全部楼层 |阅读模式

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在时钟电路设计中用了一些标准单元库的模块,仿真的时候是没有问题的,可以直接引入数字单元库自身的spectre文件仿真,现在画完版图后问题来了,数字库里的单元是没有schematic的,如下图所示,那么该如何对这张电路做LVS呢?求问,谢谢了
12.png
发表于 2019-7-10 11:28:10 | 显示全部楼层
数字那边缺少了原理图库,找一下,导入进去
发表于 2019-7-23 15:57:51 | 显示全部楼层
数字STD没有cdl网表吗?
发表于 2019-7-23 15:58:25 | 显示全部楼层
把数字STD的网表加进去跑不就可以了
发表于 2019-8-11 20:40:06 | 显示全部楼层
You need to include a netlist file (spice or cdl) for the Std library.
Then the LVS tool will use these netlists during the LVS.
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