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[求助] Intel 22nm 3D/Trigate Transistors工艺问题

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发表于 2019-6-2 19:29:47 | 显示全部楼层 |阅读模式

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请教大神:
Intel 22nm 3D/Trigate Transistors工艺中有一个gate last(replacement metal gate)工艺,先沉积SiO2/poly-Si作为临时栅极,然后又刻蚀掉沉积High K/Metal作为栅极,这是为什么?为啥不直接沉积High K/Metal呢?
 楼主| 发表于 2019-6-3 10:48:48 | 显示全部楼层
刻蚀掉的时候SiO2也是被刻蚀了吗?还是只刻蚀了poly-Si?
发表于 2019-6-3 10:52:25 | 显示全部楼层
Q1. 最原始的工艺就是AL gate工艺,很多6寸fab都有metal gate 产品,先做S/D,在做AL Gate,但是Gate 和S/D overlay 电容比较大,后来才转成Poly Gate, 这里RMG工艺应该也是overlap的考量,如果没有RMG岂不是退回到最原始的AL gate工艺?对机台的Overlay要求很大。
Q2. 直接生长 HK&MG就是gate first工艺,虽然工艺简单省去了RMG loop,但后面的高温S/D RTP会对PMOS Vt 还有可靠性都有影响。
发表于 2019-6-3 11:13:47 | 显示全部楼层


wokaoman 发表于 2019-6-3 10:48
刻蚀掉的时候SiO2也是被刻蚀了吗?还是只刻蚀了poly-Si?


SIO2被etch掉的,这种oxide不会用来做gate oxide的,缺陷过多。后面会专门长IL oxide和HFO 做GOX.
 楼主| 发表于 2019-6-4 16:54:49 | 显示全部楼层


lijie5992373 发表于 2019-6-3 10:52
Q1. 最原始的工艺就是AL gate工艺,很多6寸fab都有metal gate 产品,先做S/D,在做AL Gate,但是Gate 和S/D ...


谢谢,那台积电现在给麒麟980芯片做的7nm工艺也是这种gate last FinFET工艺吗?还是其他的?
发表于 2019-6-5 09:48:56 | 显示全部楼层


wokaoman 发表于 2019-6-4 16:54
谢谢,那台积电现在给麒麟980芯片做的7nm工艺也是这种gate last FinFET工艺吗?还是其他的?
...


TSMC现在的5nm/7nm都是HKMG Finfet工艺,7nm有DUV和EUV两种把, 5nm只有EUV。980去年的产品应该是DUV finfet,985是5nm EUV finfet.
发表于 2019-6-5 13:43:58 | 显示全部楼层
Intel 和TSMC是Gate last, 三星和GB是Gate first
 楼主| 发表于 2019-6-5 18:12:35 | 显示全部楼层


lijie5992373 发表于 2019-6-5 09:48
TSMC现在的5nm/7nm都是HKMG Finfet工艺,7nm有DUV和EUV两种把, 5nm只有EUV。980去年的产品应该是DUV finf ...


学习了,谢谢。那TSMC的7nm工艺的HKMG使用的也是gate-last(replacement metal gate)吧?现在很少有厂家使用gate-first工艺了吧?TSMC的7nm工艺有使用“应变硅“技术吗?
 楼主| 发表于 2019-6-5 18:14:02 | 显示全部楼层


lijie5992373 发表于 2019-6-5 13:43
Intel 和TSMC是Gate last, 三星和GB是Gate first


好的,了解了,谢谢
 楼主| 发表于 2019-7-19 11:21:43 | 显示全部楼层


lijie5992373 发表于 2019-6-3 11:13
SIO2被etch掉的,这种oxide不会用来做gate oxide的,缺陷过多。后面会专门长IL oxide和HFO 做GOX. ...


请教:HKMG中的high-k一般是HfO2,它是用什么方法沉积的?ALD吗。。。其中的metal gate是什么材料?一般用什么方法沉积的?
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