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[求助] 行波计数器的时序约束

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发表于 2019-5-18 16:13:51 | 显示全部楼层 |阅读模式

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在时钟CLK0域有nbit 的行波计数器,计数器的输出会在CLK0域有负载,比如经比较后结果送到一个寄存器A,如何设置约束使A的Data端可以检查时序?谢谢!
发表于 2019-5-22 14:03:45 | 显示全部楼层
都在同一个时钟下, fpga tools自己可以搞定吧?
发表于 2019-9-10 17:46:28 | 显示全部楼层
插眼,我也有这样的问题。
发表于 2019-9-10 17:47:20 | 显示全部楼层

插眼,我也有这样的问题。
发表于 2019-9-10 19:29:02 | 显示全部楼层
请问有好心人可以提供下tcbn90ghptc.db 90nm库吗?
发表于 2020-8-13 11:46:34 | 显示全部楼层
尽量不用。。。。
发表于 2020-8-13 14:01:08 | 显示全部楼层
FPGA还是ASIC?
如果是FPGA,应该有很多design rules不允许使用行波计数器做为时钟,这样做的原因,是因为FPGA有专用的时钟资源,能保证时钟到达所有的fabric logic的delay比较小、skew基本一致。而行波计数器产生的时钟,会有一段general routing,这个general routing导致的delay会每次P&R都不一样,这样会出现很多不可预知的问题。

如果是FPGA高手,可以考虑:
1、行波计数器产生的时钟,人为约束上全局时钟buffer(eg. Xilinx直接在RTL中例化BUFG),上一级时钟和行波时钟域设置falth path,通过设计保证跨时钟的功能正确性(eg.单bit多次打拍,多bit hand-shaking等),这样general routing导致的delay不用care;
2、通过约束,高速综合器,行波时钟的频率信息(eg.基本的时钟周期约束);
3、可以考虑增加物理位置约束,将行波计数器的DFF和后面的全局时钟buffer做位置约束,这样能保证每次P&R的routing基本一致。

如果是ASIC,SDC使用create_generated_clock约束即可,eg:
create_generated_clock -name GCLK1 -source [get_ports CLK] -divide_by 2 [get_pins FF1/Q]
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