FPGA中IO约束skew

fttftt1426 · 发表于 2019-5-13 15:22:08

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目前做的项目中，需要外接psram做FPGA原型验证+性能分析。但是有一个问题：
psram控制器中时钟信号clk和8根data信号经过顶层后到达GPIO的时间不一致（data skew），有没有约束能够让信号延迟在某个区间内，例如10-12ns范围？
用的Altera Stratix VI系列芯片，尝试了set_max_delay和set_min_delay约束组合，效果不理想。用logiclock+修改RTL的方法能满足要求，但是工作量很大。
请问这种问题，有没有工作量小的方法？
谢谢！

IC.Michael · 发表于 2019-5-13 15:39:32

啊 set_max/min_delay约束的不是从pin脚输入或输出不经过时序元件的纯组合逻辑路径吗？

fttftt1426 · 发表于 2019-5-13 15:41:41

IC.Michael 发表于 2019-5-13 15:39
啊 set_max/min_delay约束的不是从pin脚输入或输出不经过时序元件的纯组合逻辑路径吗？ ...

是的，需要设置IO-->reg|d，或者reg|q-->IO的路径延时。

xiaopangwa · 发表于 2019-5-14 18:00:55

本帖最后由 xiaopangwa 于 2019-5-14 18:04 编辑

约束input到reg/d不是应该用set_input_delay，reg/q到output用set_output_delay

fttftt1426 · 发表于 2019-5-15 09:55:42

xiaopangwa 发表于 2019-5-14 18:00
约束input到reg/d不是应该用set_input_delay，reg/q到output用set_output_delay

感谢回答。因为有时钟，数据，地址等，设置input/output delay无法精准延时。例如这版本bitfile时钟延时比数据延时短，就不能用了，有很大随机性。

dingliang2017 · 发表于 2019-5-24 11:01:29

可以使用ODELAY

synopsys552015 · 发表于 2019-5-24 20:12:32

great

夏尔 · 发表于 2021-11-15 14:36:13

mark一下

smarthb · 发表于 2021-11-16 09:22:28

要学习的很多啊

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