H.265(HEVC)编码器IP开发组队，资深数字IP设计工程师带你飞

asic_service

大家好。通过数字IC/FPGA设计深度入门课程，有人想做实际的项目。最近我有一个大计划（仅仅在筹划阶段，不一定实施，各种不确定性还很多），想邀请有能力，有时间的同学（最好大四已经保研或考验成功，研1的同学）参加。

数字IC/FPGA设计深度入门课程的链接：http://bbs.eetop.cn/thread-854132-1-1.html

项目：H.265(HEVC)编码器IP开发。
开发周期：1~1.5年
硬件人员：5~7人。
开发方法：由我当项目经理，负责整个硬件的架构，数据结构，模块划分。参与人员负责自己对应模块的算法理解（可大家一起沟通算法）与自己模块的架构设计（我参与最终的子模块架构确定），RTL coding，仿真验证（这边我会建立整个IP的仿真环境）。
开发要求：必须按照标准开发流程走：熟悉算法，看一些paper，设计硬件架构，写文档，再coding，仿真验证。
参与人员可以得到的：
1）：参与一个有挑战的，有实际价值的，有难度的大模块的开发与设计（单个模块再30Kgate ~150Kgate不等，不含SRAM的面积），熟悉实际的开发流程。
2）：真实的项目经验（找工作肯定加分）。
3）：仿真验证通过后，3K~10K的现金报酬。
4）：熟悉一个大的算法IP的开发流程（整个IP预估2M~3M gate，不含SRAM）。
参与人员不能得到的：
1）：整个项目的所有RTL源代码。


组队有个小测试，做个图像的高斯滤波器。具体设计spec.看附件：
设计周期：4~6周。慢慢来，往好了做。
参考资料：课3~课8；网上自己找。也欢迎大家入群讨论：877205676
guassflt_Specification.pdf (251.12 KB, 下载次数: 95 )

2019-5-13 09:27 上传

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chevroletss

一直都对视频编解码感兴趣，可惜一直没有机会。
不知道社会人员，非学生是否可以加入进来？

fascinate_lyd98

学习了，想法很好啊。

asic_service

chevroletss 发表于 2019-5-13 13:05
一直都对视频编解码感兴趣，可惜一直没有机会。
不知道社会人员，非学生是否可以加入进来？ ...

主要时间够，欢迎加入。

270395497

小白随便找个公司实习一下 一个月工资也比你这一年给的多啊

asic_service

270395497 发表于 2019-5-13 19:31
小白随便找个公司实习一下 一个月工资也比你这一年给的多啊

随便实习一下，让你做什么呢。

ouyangxin3

从你提供的文档看  高斯滤波这个练手的项目 非常适合新手 也很专业 希望你这个项目成功~~~~
我刚入行的时候 没有碰到你这样的老鸟 实在遗憾 我就是随便找家公司 被扔过去打杂了 ~~~~

asic_service

ouyangxin3 发表于 2019-5-14 13:30
从你提供的文档看  高斯滤波这个练手的项目 非常适合新手 也很专业 希望你这个项目成功~~~~
我刚入行的时候 ...

这个不要紧。我还有数字IC前端设计培训课程的。有兴趣可以看看。

http://bbs.eetop.cn/thread-854132-1-3.html

ouyangxin3

asic_service 发表于 2019-5-14 14:46
这个不要紧。我还有数字IC前端设计培训课程的。有兴趣可以看看。

http://bbs.eetop.cn/thread-854132-1- ...

我做了5年数字设计了~~~2年IC+3年FPGA~~~所以培训可能用不到 :handshake

asic_service

ouyangxin3 发表于 2019-5-14 14:59
我做了5年数字设计了~~~2年IC+3年FPGA~~~所以培训可能用不到   :handshak ...

假设a[31:0]+b[31:0]，在某种ASIC工艺/fpga器件综合的最小delay是10ns。
请问：a[31:0]+b[31:0]+c[31:0]+d[31:0]在同样ASIC工艺/fpga器件综合的最小delay是多少ns。


如果你的直观感觉是：30ns。那还是有必要看看的.


















可能的答案：12ns~13ns
这个不是装逼的问题，而是让你在RTL coding阶段可以较为准确的预估最终的频率。减少项目后期再修改timing的麻烦。