关于ATE测试机台，memorybist以及ATPGfail点debug，help me，谢谢

lotfy

memory fail log 如图
图示中，测试机台抓取fail的cycles，在test pattern中61642cycles中机台fail日志抓取13cycles fail点，这种fail机理是什么呢，可能出现的环节是什么？设计pattern、晶圆制造、封装和测试机台环境哪些会导致这样的fail日志呢？


ATPG fail log如图
图示中，在test pattern中32179362cycles中机台fail日志抓取7cycles fail点，这种fail机理是什么呢，可能出现的环节是什么？设计pattern、晶圆制造、封装和测试机台环境哪些会导致这样的fail日志呢？

有查atpg原理，我的理解是作为DFT的一种，主要检测芯片内部logic 门结构的物理制造缺陷之类，那么如果出现fail那是不是就代表芯片内部逻辑有缺陷，若是那好几千万行的pattern cycles犹豫逻辑错误会出现的fail应该是成区出现的吗？什么情况会出现fail之后几行，甚至是只有一行cycle的情况？

来个人帮帮我，谢谢了，我的理解可能全部错误，望大神给我理一理，蛮急的，在线等

lotfy

up myself

总在阳光下发呆

IC测试失效的问题分析要先定性，再定量。对于量产来说，只有一定规模出现的fail才有分析的价值，偶发性的fail没有分析价值。出现了这种fail，先要看占多大比例，假如百分之十pass，基本说明pattern设计问题不大，可能是时序问题（当然，这里的百分比是乱说的）；假如百分之十fail，那就可能是制造问题，这个需要具体分析。封装问题更多的是体现在电气特性上面，逻辑上出问题的概率较小，这种可能性可以放到最后考虑。测试机台的影响则更容易分批次出现，最后体现在测试良率的波动上。

youyourong

楼主最后问题解决了吗？遇到类似问题，是什么原因导致的bist fail，一般是由哪些原因造成的呢？

321等风来

memory bist 测试一般是IC设计时会留一些ram自动测试的电路。同过IC不同的通信接口配置reg。下发bist启动指令。一般测试结果可以写在reg中或者通过GPIO的不同翻转状态来表示自测结果是FAIL还是PASS。这个抓取的pattern。0，1，代表机台下发驱动信号。 H，L代表抓取IC（GPIO）输出的状态来得到，mbist自测试结果。如果用IC内部时钟要注意算出测结束时间。

matlab5000

这种肯定先看波形，排除marginal啊。