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查看: 3449|回复: 8

[求助] 带AXI4接口的MIG如何进行DDR的读写

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发表于 2019-4-24 21:51:48 | 显示全部楼层 |阅读模式

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对于带AXI4接口的MIG有些疑问,奈何网上实在很少有AXI4接口的mig相关资料,我想请问下:
1、AXI4接口的全局时钟信号频率由什么确定,我想用一个fifo,将数据通过fifo发送到ddr,axi4接口与fifo相连,我看到AXI4接口也有一个突发长度,那ddr里面也有一个突发长度,如果AXI4的数据位宽为64,突发长度为6,而DDR的数据位宽为32,且突发长度为8,两者之间要如何进行通信呢实在不太理解。
2、由于AXI4与fifo相连,我需要知道对应的时钟频率,这个怎么得到呢
有大神能指教一下的话真的万分感谢
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1.png
 楼主| 发表于 2019-4-24 21:52:29 | 显示全部楼层
自己顶一下
发表于 2019-4-25 09:14:56 | 显示全部楼层
你关心的太多,1.AXI总线的时钟,你自己来确定,只要你的数据吞吐率ddr可以满足,你就没啥问题
发表于 2019-4-25 09:20:54 | 显示全部楼层
2.Mig就是做axi到ddr转换的,你加一个fifo挺好,如果ddr太慢了,axi的ready就拉低了,你的fifo就不能发送数据了,典型的握手方式传输。
3.不知道你的FIFO是同步还是异步,反正我觉得这个不是重点,重点是AXI协议,你应该好好理解理解,mig也好好看看
 楼主| 发表于 2019-4-25 09:31:36 | 显示全部楼层


chindis 发表于 2019-4-25 09:20
2.Mig就是做axi到ddr转换的,你加一个fifo挺好,如果ddr太慢了,axi的ready就拉低了,你的fifo就不能发送数 ...


感谢,我使用的是异步fifo,因为在设计的时候异步fifo的读时钟由mig的接口信号提供,所以我想知道是不是由mig的这个时钟信号来提供,因为无法确定时钟频率,我难以推算fifo容量,还有是不是在mig内部就会自动完成axi到ddr的数据位宽转换了呢
2.PNG
发表于 2019-4-25 11:09:55 | 显示全部楼层
看看,学习一下



发表于 2019-4-25 14:11:09 | 显示全部楼层
使用一个异步FIFO,做跨时钟域和数据的位宽转换,FIFO非空即可发起DDR写操作。只要DDR的带宽足够,保证FIFO不写溢出即可。
发表于 2019-4-29 14:59:10 | 显示全部楼层


fuxiaolicaicai 发表于 2019-4-25 09:31
感谢,我使用的是异步fifo,因为在设计的时候异步fifo的读时钟由mig的接口信号提供,所以我想知道是不是 ...


ug里边写了1/4的ddr clock
发表于 2020-2-24 11:06:58 | 显示全部楼层
thanks
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