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[求助] 逻辑实现256bit大位宽算术乘法器

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发表于 2019-4-24 09:16:33 | 显示全部楼层 |阅读模式

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最近要设计设计256bit大位宽算术乘法器,要求如下,
1.底层乘法器使用64*64\32*32\32*128\32*64乘法器中的一种或两种,底层乘法器最多只能使用两个。底层乘法器实现不做要求,可直接调用design ware。
2.256bit乘法器输入到输出之间时间间隔为4-5个cycles;
3.综合频率能够达到150MHz;
有木有大佬有这方面的资料,求共享一下,从来没做过这种大bit位宽乘法器,有点无从下手。

 楼主| 发表于 2019-4-24 09:27:59 | 显示全部楼层
:'(
发表于 2019-4-25 09:23:14 | 显示全部楼层
64X64实现256X256,原则上需要16个乘法器,你现在只有两个,如果分时复用可以,但是你的时钟周期却不够,感觉巧妇难为无米之炊
发表于 2019-4-25 14:07:45 | 显示全部楼层
如果在FPGA内考虑使用DSP做
发表于 2019-4-25 17:04:17 | 显示全部楼层
啧啧,创芯比赛的华为杯命题,直接到论坛伸手了还行
发表于 2019-4-26 11:27:34 | 显示全部楼层
本帖最后由 chindis 于 2019-5-5 10:34 编辑

256bit可以拆成两个128bit  和  8个32bit,这样要8个乘法器,一拍就出来了。4拍刚好用2个
发表于 2019-4-30 18:45:24 | 显示全部楼层
楼上厉害
发表于 2019-5-1 18:57:38 | 显示全部楼层
大数乘法可以采用karatsuba算法简化。
karatsuba算法就是个迭代过程,如下图所示
Snipaste_2019-05-01_18-56-41.png
加密领域用的很多,比如RSA, ECC, DH等。

 楼主| 发表于 2019-5-3 22:50:29 | 显示全部楼层


chindis 发表于 2019-4-25 09:23
64X64实现256X256,原则上需要16个乘法器,你现在只有两个,如果分时复用可以,但是你的时钟周期却不够,感 ...


是滴
 楼主| 发表于 2019-5-3 22:51:18 | 显示全部楼层


chevroletss 发表于 2019-5-1 18:57
大数乘法可以采用karatsuba算法简化。
karatsuba算法就是个迭代过程,如下图所示


谢谢楼主,我也是在网上看到这个算法,准备用这个试一试,
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