schematic中的所有的VDD和VSS悬空

lcy1997123 · 发表于 2019-4-10 12:56:07

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新手第一次走后端流程，现在把DC综合后的verilog文件导入cadence IC617，成功导入之后，问题是导入模块的schematic原理图中，所有的标准单元的VDD和VSS都是悬空的，有简便的办法把他们都连在一起吗？
下面是随便在schematic中截了两个标准单元的图：

lcy1997123 · 发表于 2021-4-16 14:14:31

自己答一下
选中左右symbol，按空格键，自动出lable，再加pin就好了

晴冷天吻雪 · 发表于 2022-11-1 09:37:32

空格还能这么用，学习了

[求助] schematic中的所有的VDD和VSS悬空