虚拟时钟设置

呱呱年

请问下用虚拟时钟约束的时候，我随便起个名字clk_FPGA_virt，tcl命令是这样子写
create_clock -name clk_fpga_virt -period 3

还是需要后面写上port端口
create_clock -name clk_fpga_virt -period 3   [get_ports {clk_fpga}]     //clk_fpga是我写的一个input时钟
可是我这样子timing工具会ignore掉这条命令，这是为什么呢？
我可否不写端口？不写端口创建时钟clk_fpga_virt这样子，是否是所谓的虚拟时钟可否用于set_input_delay约束
如果有人知道，请教各位，谢谢谢谢

184255

不是这样写

Prasath

Generally we use virtual clock if there is no physical clock inside the subsystem/chip. For timing sake, we just specify period ignoring port

zsftm

virtual clocks are clocks with no ports/pins specified.

呱呱年

184255 发表于 2019-3-29 20:18
不是这样写

请问那应该是怎么写的？这个是我用gui生成的tcl命令，谢谢

呱呱年

zsftm 发表于 2019-3-29 22:47
virtual clocks are clocks with no ports/pins specified.

谢谢

呱呱年

Prasath 发表于 2019-3-29 21:25
Generally we use virtual clock if there is no physical clock inside the subsystem/chip. For timing s ...

谢谢谢谢