DeCap介绍

fgwh406 · 发表于 2019-3-11 20:34:06

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DeCap是被用来降低电源网络上的噪声，常见的结构如下图所示NMOS的G端接VDD而S端D端接VSS。这种结构只适用于90nm以上的工艺。

它的模型可以简化为一个串联的RC电路，如下图所示

其中在低频下等效公式为

这种由一个MOS管形成的decap，它的gate leakage性能PMOS要优于NMOS结构。下图为gate leakage与gate area之间的关系

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90nm以下的工艺由于gate oxide比较薄上图的结构存在ESD风险，常用Cross-coupled结构如下图所示

它的模型也可以简化为一个串联的RC电路，如下图所示

其中在低频下等效公式为

在数字设计里standard cell常用的decap为N+P结构如下图所示。这是因为standard cell一般高度不变宽度可变而且PMOS的NWELL占据高度的一半左右，在不占用多余面积的情况下方便摆放。这种结构也只适用于90nm以上的工艺

同样它也可以等效为两个并联的RC电路，其中在低频下等效公式为

下图为一个长沟道的N+P结构decap版图

不过这种长沟道版图结构的频率响应不是很好，加以改进成finger结构可以改善频率响应

据上文所知90nm以下的工艺我们常选Cross-coupled结构因为抗ESD能力比较强，但这种结构transient response没有N+P结构好。

对Cross-coupled结构加以改进如下图所示，把NMOS尺寸变小空出来的区域用PMOS代替，发现改进的结构transient response和gate leakage都要优于常规的Cross-coupled结构但抗ESD能力会相对减弱

综上所述，decap设计需要根据芯片实际需求在ESD，gate leakage和transient response中找到折中。

seu_huzw · 发表于 2019-3-13 18:20:08

学习了，多谢分享。

9441575 · 发表于 2019-3-18 17:40:49

唉，每次看这种讲解图都看不懂，也不知道该补哪里的知识。

北歌海盗 · 发表于 2019-3-20 00:29:30

学习了

Dlinkererr · 发表于 2020-5-18 18:16:58

thank u for sharing

Dlinkererr · 发表于 2020-5-18 18:41:17

个人理解decap作为电容本质类似于导线上的蓄水池，用来减小IR drop产生的电源噪声

IvenC · 发表于 2020-5-21 14:39:32

decap这是一种特殊的Filler cell。当电路中大量单元同时翻转时会导致冲放电瞬间电流增大，使得电路动态供电电压下降或地线电压升高，引起动态电压降，俗称IR-drop。为了避免IR-drop对电路性能的影响，通常在电源和地线之间放置由MOS管构成的电容，这种电容被称为去耦电容或者去耦单元，它的作用是在瞬态电流增大，电压下降时向电路补充电流以保持电源和地线之间的电压稳定，防止电源线的电压降和地线电压的升高。

转回复，from：http://www.ictown.com/thread-209712-1-1.html

Le0n_Su · 发表于 2020-8-21 16:33:19

请问从漏电的角度，相同面积下，如何分析哪了漏电多呢？单IO device PMOS,还是core device cross-coupled?

appleblue · 发表于 2020-10-21 14:55:33

您好，请问有相关资料吗？

hadeheng · 发表于 2020-11-27 18:05:20

感谢大佬分享！！！

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