【求助】关于verilog-A的语法问题

lcy1997123 · 发表于 2019-3-7 10:05:01

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我想做一个时变电阻R(t)的模块，具体功能就是电阻R（t）随着时间周期性变化，最终的电阻值是由二进制权值电阻阵列控制的。R（t）的函数是已知的。我知道肯定会包括一个计数器模块再加一个register memory，但register memory部分用verilogA应该怎么编写呢？如何给输出端口赋值呢？
贴上已有的代码，还差后面的部分，请大神们指教！提供思路即可！小弟多谢！

、include"constants.h"
、include"disciplines.h"
module RDAC(OUT,CLK);
input CLK;
voltage CLK;
output [0:11] OUT;
voltage [0:11] OUT;
integer cnt;
parameter integer K=50;
Analog begin
@cross(V(CLK) -0.5,+1.0)
if(cnt>=K)
cnt=0;
else
cnt=cnt+1;
end
case(cnt)
0: OUT=

复制代码

david_reg · 发表于 2019-3-7 18:47:48

或者可用试试这样

、include"constants.h" 、include"disciplines.h"
module RDAC(A,B,CLK);
input CLK;
voltage CLK;
inout A,B;
electrical A,B;
integer cnt;
real rval;
parameter integer K=50;
analog begin
@cross(V(CLK) -0.5,+1.0)
if(cnt>=K)
cnt=0;
else
cnt=cnt+1;
end
case(cnt)
0: rval=1k;
1: rval=2k;
....
V(A,B)<+ rval*I(A,B);
endmodule

复制代码

lcy1997123 · 发表于 2019-3-11 15:54:24

回复 2# david_reg
非常感谢！这个VA模块的功能成功实现了！

（比较遗憾的是，pss仿真并不支持VA模块，所以。。VA模块白写了。。）不过还是很感谢你！

david_reg · 发表于 2019-3-11 20:17:46

pss仿真可以支持没有hidden state的va模块, 你这个模块中" @cross(V(CLK) -0.5,+1.0)"会产生hidden state. 可以参考一下这个
Hidden State in SpectreRF - Designer's Guide
http://www.designers-guide.org/Analysis/hidden-state.pdf