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查看: 1369|回复: 3

[求助] 关于时序仿真

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发表于 2019-3-6 20:54:16 | 显示全部楼层 |阅读模式

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请问各位大神,时序仿真必须从工程的顶层文件开始吗?可以对其中一个模块进行时序仿真吗?谢谢
发表于 2019-3-7 08:45:48 | 显示全部楼层
应该是可以的(虽然没有试过)。
1:在DC/PT里面把current design设置为sub_module。然后对这个sub module产生网表核SDF。再在RTL顶层instance这个网表,应该就可以了。生成的网表应该有句sdf_annotate();
发表于 2019-3-7 15:31:53 | 显示全部楼层
主要取决于是否能够提供对应模块的网表和时延信息。当然是可以做的。
 楼主| 发表于 2019-3-18 19:21:41 | 显示全部楼层
已经验证,是可以的  谢谢大家的回复
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