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[求助] verilog中的define的字符串内容具有语法作用吗

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发表于 2019-2-22 19:07:14 | 显示全部楼层 |阅读模式

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本帖最后由 lolina 于 2019-2-22 19:10 编辑

以下使用正确吗define semicolon ;

之后我能用`semicolon当语句结尾分号吗

reg[2:0] abc`semicolon
等效于
reg[2:0] abc;吗
 楼主| 发表于 2019-2-22 19:12:37 | 显示全部楼层
或者我这样用:
define width_reg reg[3:0]

`width_reg abc;
发表于 2019-2-23 15:41:11 | 显示全部楼层
有语法作用的,不过你这两个例子都比较简单,而且没有什么实际意义,如果不满足SV的语法,也会出错的,而且不好定位。
发表于 2019-3-4 11:34:25 | 显示全部楼层
即使可用也不建议这样用,可读性是一个问题,一些工具可能支持的不好
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