大家谢RISC-V的RTL是直接用sverilog还是用Chisel？

sinbad · 发表于 2019-2-19 14:42:43

您需要登录才可以下载或查看，没有账号？注册

x

不知道Chisel是不是有必要，必须的？

dpc_15 · 发表于 2019-3-7 20:20:33

chisel挺不错

gaopeng828 · 发表于 2019-3-15 17:37:06

chisel挺好的

alhoceima111 · 发表于 2019-5-25 03:52:03

VLSI Memory Chip Design

tfloods · 发表于 2019-5-28 09:07:12

语言只是为思想服务的，重要的是思想，至于用什么语言，只是形式与复杂度的问题，不要过度纠结于chisel verilog 还是sverilog。搭建一个MCU真的很简单，只需要有逻辑运算(and or not xor), 跳转(地址转移, 函数入口)，以及条件判断，就能组成一个微型的MCU.

chenm001 · 发表于 2019-8-2 16:20:08

我写的时候用的Bluespec语言，和chipsel思想相同，但是更加完备

mandrake · 发表于 2019-8-2 21:46:38

bluespec风格更喜欢些

buildgates · 发表于 2020-1-23 15:54:11

各种语言都得学

omnik · 发表于 2020-4-27 08:27:50

各种语言都得学

huatiantian · 发表于 2020-5-24 12:58:28

各种语言都得学

[求助] 大家谢RISC-V的RTL是直接用sverilog还是用Chisel？